Implementation of Tiling System for JPEG 2000

JPEG 2000을 위한 Tiling 시스템의 구현

This paper presents the implementation of a Tiling System about Preprocessing functions of JPEG 2000. The system covers the JPEG 2000 standard and is designed to determine the size of the image, to expand the image area and to split input image into several tiles. In order to split the input image with the progressive transmission into several tiles and transmit a tile of this image to others, this system store this image into Frame Memory. Therefore, this is designed as the Finite State Machine (FSM) to sequence through specific patterns of states in a predetermined sequential manner by using Verilog-HDL and be designed to handle a maximum 5M image. Moreover, for identifying image size for expansion, we propose several formula which are based on remainder after division (rem). we propose the true table which determines the size of the image input patterns by using results of these formula. Under the condition of TSMC 0.25um ASIC library, gate count is 18,725 and maximum data arrival time is 18.94 [ns].

본 논문은 JPEG 2000에 사용되는 전처리 과정 기능인 타일링 시스템의 구현에 관한 것이다. 설계된 시스템은 JPEG 2000의 표준에 명시되어 있으며, 이미지의 크기 파악, 영역 확장 그리고 이미지 분할 기능을 수행한다. Progressive한 입력을 타일 단위로 분할 및 전송하기 위해서, 입력 이미지를 Frame Memory에 저장한다. 그래서 Verilog-HDL를 사용하여 FSM 방식으로 설계되었으며 최대 5M 이미지를 처리할 수 있다. 또한, 영역 확장을 위한 이미지 크기를 파악하기 위해서 나머지(rem) 연산을 기반으로 한 수식을 만들었다. 이를 이용해서 입력 이미지의 크기 패턴을 파악하는 진리표를 제안한다. TSMC 0.25um ASIC library 환경에서 합성된 gate counts는 18,725로 되었으며 maximum data arrival time은 18.94[ns]를 가진다.