• 대한전자공학회논문지SD
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• 제45권4호
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• pp.27-35
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• 2008

본 논문에서는 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 Software Defined Radio (SDR) 시스템 응용을 위한 14비트 150MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 고해상도를 얻기 위한 특별한 보정 기법을 사용하지 않는 4단 파이프라인 구조로 설계하였고, 각 단의 샘플링 커패시턴스와 증폭기의 입력 트랜스컨덕턴스에 각각 최적화된 스케일링 계수를 적용하여 요구되는 열잡음 성능 및 속도를 만족하는 동시에 소모되는 전력을 최소화하였다. 또한, 소자 부정합에 의한 영향을 줄이면서 14비트 이상의 해상도를 얻기 위해 MDAC의 커패시터 열에는 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 제안하였으며, 온도 및 전원 전압에 독립적인 기준 전류 및 전압 발생기를 온-칩 RC 필터와 함께 칩 내부에 집적하고 칩 외부에 C 필터를 추가로 사용하여 스위칭 잡음에 의한 영향을 최소화하였고, 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 최대 0.81LSB, 2.83LSB의 수준을 보이며, 동적 성능은 120MS/s와 150MS/s의 동작 속도에서 각각 최대 64dB, 61dB의 SNDR과 71dB, 70dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $2.0mm^2$ 이며 전력 소모는 1.2V 전원 전압에서 140mW이다.

• 전자공학회논문지SC
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• 제42권5호
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• pp.43-50
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• 2005

본 논문에서는 체성분 측정기용 저 전력 다중 대역을 가지는 Gm-C 대역통과 필터의 IC화 설계방법에 대해 기술하였다. 제안된 대역통과 필터는 제어 신호에 의해 3개의 중심 주파수(20 KHz, 50 KHz, 100 KHz)에서 동작한다. 칩 면적을 최소화하기 위해 간단한 주파수 튜닝회로가 사용되었으며 전력 소모를 줄이기 위해 OTA(operational transconductance amplifier)가 sub-threshold region에서 동작한다. 제안된 대역통과 필터는 0.35 um 2-poly 3-metal 표준 CMOS 공정을 이용하여 구현하였다. 칩 면적은 $626.42um\;{\times}\;475.8um$이며 전력 소모는 주파수가 100 KHz일 때 700 nW이다.

• 한국전자통신학회논문지
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• 제3권2호
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• pp.79-85
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• 2008

다양한 무선통신 방식이 출현함에 따라 배터리 수명과, 저전력 동작이 중요시되면서 무선 통신용 LSI는 SI circuit을 이용하는 analog current-mode signal processing을 주목하고 있다. 그러나 SI (Switched-Current) circuit을 구성하는 current memory는 clock-feedthrough의 문제점을 갖는다. 본 논문에서는 current memory의 문제점인 clock-feedthrough의 일반적인 해결방안으로 CMOS switch의 연결을 검토하고, current memory 성능 개선의 설계방안을 제안하기 위하여 CMOS switch 간의 width의 관계를 도출하고자 한다. Simulation 결과, memory MOS의 width가 20um, input current와 bias current의 ratio가 0.3, CMOS switch nMOS의 width가 2~6um일 경우에 CMOS switch 간의 width는 $W_{Mp}=5.62W_{Mn}+1.6$의 관계로 정의되고, CMOS switch nMOS의 width가 6~10um일 경우에 CMOS switch 간의 width는 $W_{Mp}=2.05W_{Mn}+23$의 관계로 정의되는 것을 확인하였다. 이 때 정의된 MOS transistor의 관계는 memory MOS의 성능향상을 위한 설계에 유용한 지침이 될 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제43권4호
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• pp.16-22
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• 2006

본 논문에서는 CMOS 공정을 사용하여 기가비트 이더넷 응용을 위한 전치증폭기 회로를 구현하였다 대역폭 확장 및 노이즈 성능개선을 위해, regulated cascade 설계기법을 사용하였고 이로써, 광다이오드 및 TIA 입력단의 큰 기생 캐패시턴스를 대역폭 결정으로부터 효과적으로 차단하였다. 0.6um CMOS공정을 사용하여 구현한 1.25Gb/s 전치증폭기의 칩 측정 결과 58dBohm의 트랜스 임피던스 이득, 0.5pF 기생 광다이오드 캐패시턴스에 대해 950MHz의 대역폭과 6.3pA/sqrt(Hz)의 평균 노이즈 전류 스펙트럼 밀도, 5V 단일 전원전압으로부터 85mW의 전력소모를 보였다. 또한, 0.18um CMOS 공정을 사용하여 설계한 10Gb/s 전치증폭기는 RGC 기법과 인덕티브 피킹기술을 동시에 사용함으로써, 59.4dBohm의 트랜스 임피던스 이득, 0.25pF 기생 캐패시턴스에 대해 8GHz의 대역폭, 20pA/sqrt(Hz)의 노이즈 전류 스펙트럼 밀도, 1.8V 단일전압에 대해 14mW의 전력소모를 보였다.

• 대한전자공학회논문지SD
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• 제43권5호
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• pp.54-63
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• 2006

본 논문에서는 4세대 이동 통신 시스템에서 요구되는 사양을 위해, 해상도, 동작속도, 칩 면적 및 소모 전력을 최적화한 14b 100MS/s 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 동작 모델 시뮬레이션을 통해 최적화된 구조를 분석 및 검증하여 3단 파이프라인 구조로 설계하였으며, Nyquist 입력에서도 14 비트 수준의 유효비트 수를 가지는 광대역 저잡음 SHA 회로를 기반으로 하고, MDAC에 사용되는 커패시터의 소자 부정합에 의한 영향을 최소화하기 위하여 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 또한, 100MS/s의 동작 속도에서 6 비트의 해상도와 소면적을 필요로 하는 최종단의 flash ADC는 오픈 루프 오프셋 샘플링 및 인터폴레이션 기법을 사용하였다. 제안하는 시제품 ADC는 SMIC 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 14비트 해상도에서 각각 1.03LSB, 5.47LSB 수준을 보이며, 100MS/s의 샘플링 속도에서 SNDR 및 SFDR이 각각 59dB, 72dB의 동적 성능을 보여준다. 시제품 ADC의 칩 면적은 $3.4mm^2$이며 소모 전력은 1.8V 전원전압에서 145mW이다.

• 전기전자학회논문지
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• 제10권2호통권19호
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• pp.128-133
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• 2006

본 논문에서는 고속 통신용 인터페이스 회로를 RMVL(redundant multi-valued logic)을 이용하여 CMOS 회로로 설계하였다 설계한 1:4 디멀티플렉서 (demuitiplexer, serial-parallel convertor)는 직렬 데이터를 병렬 redundant 다치 데이터로 변환하는 부호화 회로와 redundant 다치 데이터를 병렬 이진 데이터로 변환하는 복호화 회로로 구성된다. 이 회로는 0.35um 표준 CMOS 공정을 이용하여 구현하였으며, 기존의 이진 논리회로보다 고속 동작을 한다. 이 회로는 3.3V의 공급전원에서 4.5Gb/s 이상의 동작속도와 53mW의 전력소모를 가지며, 동작속도는 0.35um 공정이 가지는 최대 주파수에 의해 제한된다. 설계한 회로가 높은 동작 주파수를 가지는 미세공정상에서 사용될 경우 100b/s 이상의 고속 통신용 인터페이스 구현이 가능하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.285-288
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• 2012

기존의 DC-DC Boost 변환기에 사용되는 일반적인 non-overlapping gate driver는 dead-time이 고정되어 있기 때문에 body-diode conduction loss 또는 charge-sharing loss가 발생하는 문제점이 있다. 따라서 본 논문에서는 이러한 loss에 의한 효율 감소를 줄이기 위해 dead-time 적응제어 기능을 갖는 PWM DC-DC Boost 변환기를 설계하였다. 또한, 부하전류가 작은 경우 효율을 증가시키기 위해 power switching 회로를 사용하였다. 그 결과 넓은 부하 전류 범위에서 높은 효율을 얻을 수 있다. 제안된 DC-DC Boost 변환기는 CMOS 0.18um공정으로 설계하였다. 2.5V의 입력전압을 받아서 3.3V의 출력전압을 얻는다. 스위칭 주파수는 500kHz이며, 최대효율은 97.8%이다.

• Restorative Dentistry and Endodontics
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• 제27권5호
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• pp.488-492
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• 2002

The purpose of this study was to evaluate the effectiveness of plasma arc curing (PAC) unit for composite and compomer curing. To compare its effectiveness with conventional quartz tungsten halogen (QTH) light curing unit, the polymerization shrinkage rates and amounts of three composites (Z100, Z250, Synergy Duo Shade) and one compomer, that had been light cured by PAC unit or QTH unit, was compared using a custome made linometer. The measurement of polymerization shrinkage was peformed after polymerization with either QTH unit or PAC unit. In case of curing with the PAC unit, the composite was light cured with Apollo 95E for 6s, the power density of which was recorded as 1350 mW/$\textrm{cm}^2$ by Coltolux Light Meter. For light curing with QTH unit, the composite was light cured for 30s with the XL2500, the power density of which was recorded as 800 mW/$\textrm{cm}^2$ by Coltolux Light Meter. The amount of linear polymerization shrinkage was recorded in the computer every 0.5s for 60s. Ten measurements were made for each material. The amount of linear polymerization shrinkage for each material in 10s and 60s which were cured with PAC or QTH unit were compared with t test. The amount of polymerization shrinkage in the tested materials were compared with 1way ANOVA with Duncan's multiple range test. As for the amounts of polymerization shrinkage in 60s, there was no difference between PAC unit and QTH unit in Z250 and Synergy Duo Shade. In Z100 and Dyract AP, it was lower when it was cured with PAC unit than when it was cured with QTH unit (p<0.05). As for the amounts of polymerization shrinkage in 10s, there was no difference between PAC unit and QTH unit in Z100 and Dyract AP. The amounts of polymerization shrinkage was significantly higher when it was cured with PAC unit in Z250 and Synergy Duo Shade (p<0.05). The amounts of polymerization shrinkage in the tested materials when they were cured with QTH unit were Z250 (6.6um) < Z100 (9.3um), Dyract AP (9.7um) < Synergy Duo Shade (11.2um) (p<0.05). The amount of polymerization shrinkage when the materials were cured with PAC unit were Dyract AP (5.6um) < Z100 (8.1um), Z250(7.0um) < Synergy Duo Shade (11.2um) (p<0.05).

• 대한전자공학회논문지SD
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• 제47권8호
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• pp.56-63
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• 2010

본 논문에서는 DVB-H, DVB-T, SDMB 및 TDMB 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 모바일 영상 시스템 응용을 위한 12비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도 및 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 첫 번째 및 두 번째 MDAC 사이에 적용된 증폭기 공유기법은 기존의 증폭기 공유 시 입력 단을 리셋하지 않아 발생하였던 메모리 효과를 제거하기 위해 두개의 입력 단을 사용하였으며, 위상 일부가 중첩된 클록을 사용하여 스위칭 동안 발생하는 글리치를 최소화하여 출력 신호의 정착 시간 지연 문제를 줄였다. 마지막 단으로 사용되는 6비트 FLASH ADC에는 효과적인 2단 기준 전압 선택 기법을 적용하여 소비되는 전력 소모 및 면적을 줄였다. 제안하는 ADC는 0.13um 1P7M CMOS 공정으로 제작되었으며, 면적은 0.92 $mm^2$이고, 측정된 DNL 및 INL은 각각 0.40LSB, 1.79LSB의 최대값을 갖으며, 동적성능은 100MS/s의 동작속도에서 각각 최대 60.0dB의 SNDR과 72.4dB의 SFDR을 보여준다. 전력 소모는 1.0V 전원 전압 및 100MS/s 동작속도에서 24mW이며, FOM은 0.29pJ/conv.으로 최근까지 발표된 12비트 100MS/s급 ADC 중에서 가장 우수한 성능을 보여준다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.69-76
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• 2008

본 논문에서는 가속도 센서 및 자이로 센서 등과 같이 고해상도 및 작은 면적과 적은 전력 소모를 동시에 요구하는 센서 인터페이스 응용을 위한 12비트 1kS/s 65uA 0.35um CMOS 알고리즈믹 A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 재순환 기법을 이용한 알고리즈믹 구조를 사용하여 샘플링 속도, 해상도, 전력 소모 및 면적을 최적화하였으며, 일반적인 열린 루프 샘플링 기법을 적용한 버전1과 오프셋 및 플리커 잡음을 제거하여 동적 성능을 향상시키기 위해 닫힌 루프 샘플링 기법을 적용한 버전2로 각각 제작되었다. 또한 SHA와 MDAC 회로에는 스위치 기반의 전력 최소화 기법과 바이어스 공유 기법이 적용된 2단 증폭기를 사용하여 면적과 전력 소모를 최소화시켰다. 한편, 저전력, 소면적 구현을 위한 개선된 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 시스템 응용에 파라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.35um 2P4M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.78LSB, 2.24LSB의 수준을 보이며, 동적 성능으로는 1kS/s의 동작 속도에서 버전1, 버전2 각각 최대 60dB, 63dB 수준의 SNDR과 70dB, 75dB 수준의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 버전1, 버전2 각각 $0.78mm^2,\;0.81mm^2$ 이며 전력 소모는 2.5V 전원 전압과 1kS/s의 동작 속도에서 각각 0.163mW, 0.176mw이다.