• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.464-464
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• 2013

그래핀 옥사이드(Graphene Oxide)는 그래핀과 마찬가지로 많은 분야로의 응용 가능성을 보이는 소자중 하나로 각광받고 있다. 그래핀 옥사이드가 가지는 유전체 특징은 전하 트랩층(charge trap layer)으로 사용을 가능하게 하고 또한 물에 녹는 수용성 특징은 스핀코터(spin coator)를 이용한 간단한 도포과정을 통하여 저비용으로 간단하게 소자를 제작 가능하게 한다. 이 연구에서 우리는 금속-절연체-반도체 구조를 가지는 메모리 소자를 제작하여 0.4 mg/ml의 농도로 DI에 용해된 그래핀 옥사이드가 플로팅게이트(floating gate)로써 사용되었을 때의 특성을 알아보기 위해 Boonton 720를 사용하여 C-V (hysteresis) 커브와 C-T(Capacitance-Time)를 측정하여 그래핀 옥사이드의 유무에 따른 메모리 윈도우 폭의 증가 및 저장된 정보가 손실되지 않고 얼마나 길게 유지 되는지를 살펴봄으로 플로팅게이트로써 그래핀 옥사이드의 특성을 살펴보았다. 먼저 터널링층으로 쓰이는 SiO2가 5 nm 증착된 P타입 Si기판위에 플로팅게이트로 쓰이는 그래핀 옥사이드층을 쉽게 쌓기 위하여 APTES 자기조립 단분자막 코팅을 한 후 그래핀 옥사이드를 3,000 rpm으로 40초간 스핀코팅을 하였다. 그 후 블로킹층으로 쓰이는 400 nm 두께의 폴리비닐페놀(PVP)를 3,000 rpm으로 40초간 스핀코팅을 하고 $130^{\circ}C$에서 열처리를 하였으며 $10^{-5}$ Torr의 압력에서 진공 열증착으로 알루미늄 게이트 전극을 증착했다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.185-185
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• 2013

반도체 트랜지스터의 집적화 기술이 발달하고 소자가 나노미터 크기로 집적화 됨에 따라 문턱 전압의 변동, 높은 누설 전류, 문턱전압 이하에서의 기울기의 열화와 같은 단 채널 효과가 문제되고 있다. 이러한 문제점들은 비 휘발성 플래시 메모리에서 메모리 윈도우의 감소에 따른 retention 특성을 저하시킨다. 이중 게이트 구조의 metal-oxide-semiconductor field-effect-transistors (MOSFETs)은 이러한 단 채널 효과 중에서도 특히 문턱 전압의 변동을 억제하기 위해 제안되었다. 이중 게이트 MOSFETs는 상부 게이트와 하부 게이트 사이의 capacitive coupling을 이용하여 문턱전압의 변동의 제어가 용이하다는 장점을 가진다.기존의 플래시 메모리는 쓰기 및 지우기 (P/E) 동작, 그리고 읽기 동작이 채널 상부의 컨트롤 게이트에 의하여 이루어지며, 메모리 윈도우 및 신뢰성은 플로팅 게이트의 전하량의 변화에 크게 의존한다. 이에 따라 메모리 윈도우의 크기가 결정되고, 높은 P/E 전압이 요구되며, 터널링 산화막에 인가되는 높은 전계에 의하여 retention에서의 메모리 윈도우의 감소와 산화막의 물리적 손상을 초래하기 때문에 신뢰성 및 수명을 열화시키는 원인이 된다. 따라서 본 연구에서는, 상부 게이트 산화막과 하부 게이트 산화막 사이의 capacitive coupling 효과에 의하여 하부 게이트로 읽기 동작을 수행하면 메모리 윈도우를 크게 증폭시킬 수 있고, 이에 따라 동작 전압을 감소시킬 수 있는 이중 게이트 구조의 플래시 메모리를 제작하였다. 그 결과, capacitive coupling 효과에 의하여 크게 증폭된 메모리 윈도우를 얻을 수 있음을 확인하였고, 저전압 구동 및 신뢰성을 향상시킬 수 있음을 확인하였다.

• 한국전기전자재료학회논문지
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• 제22권9호
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• pp.732-736
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• 2009

Protons are irradiated into SOl wafers under total dose of 100 krad, 500 krad, 1 Mrad and 2 Mrad to analyze the irradiation effect. The electrical properties are analyzed by pseudo MOSFET technology after proton irradiation. The wafers are annealed to stabilize generated defects in a nitrogen atmosphere at $300^{\circ}C$ for 1 hour because proton irradiation induces a lot of unstable defects in the surface silicon film. Both negative and positive turn-on voltages are shifted to negative direction after the irradiation. The more proton total dose, the more turn on voltage shifts. It means that positive oxide trap charge is generated in the buried oxide(BOX). The minority carrier lifetime which is analyzed by the drain current transient characteristics decreases with the increase of proton total dose. The proton irradiation makes crystal defects in the silicon film, and consequently, the crystal defects reduce the carrier lifetime and mobility. As these results, it can be concluded that pseudo MOSFET is a useful technology for the analysis of irradiated SOI wafer.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.1-6
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• 2010

수직형 채널을 가지는 4-비트 SONOS 플래시 메모리를 이용하여, 고집적화된 3차원 형태의 NOR 플래시 메모리 어레이를 제안하였다. 수직형 채널을 가지기 때문에, 집적도의 제한 없이 충분히 긴 채널을 가질 수 있다. 이로 인하여, 짧은 채널의 멀티 비트 메모리에서 발생할 수 있는 비트 간의 간섭효과, 짧은 채널 효과, 및 전하 재분포 현상을 해결 할 수 있다. 또한, 제시된 어레이는 3차원 형태를 기반으로 고집적화되어, 발표된 NOR 중에서 최소의 셀 크기 값인 $1.5F^2$/bit을 가진다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1994년도 춘계학술대회 논문집
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• pp.116-119
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• 1994

The characteristics of the Si-SiO$_2$ interface and the degradation in the short channel(L${\times}$W=1.7$\mu\textrm{m}$${\times}$15$\mu\textrm{m}$) SONOSFET nonvolatile memory devices, fabricated on the basis of the existing n-well CMOS processing technology for 1 Mbit DRAM with the 1.2$\mu\textrm{m}$ m design rule, were investigated using the charge pumping method. The SONOSFET memories have the tripple insulated-gate consisting of 30${\AA}$ tunneling oxide 205${\AA}$ nitride and 65${\AA}$ blocking oxide, The acceleration method which square voltage pulses of t$\_$p/=10msec, Vw=+19V and V$\_$E/=-22V continue to be alternatly applied to gale, was used to investigate the degradation of SONOSFET memories with the write/erase cycle. The degradation characteristics were ascertained by observing the change in the energy and spatial distributions of the interface trap density.

• 한국전기전자재료학회논문지
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• 제17권6호
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• pp.580-585
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• 2004

Silicon dioxide (SiO$_2$) is widely used as a gate dielectric material for thin film transistors (TFT) and semiconductor devices. In this paper, SiO$_2$ films were grown by APCVD(Atmospheric Pressure chemical vapor deposition) at the high temperature. Experimental investigations were carried out as a function of $O_2$ gas flow ratios from 0 to 200 1pm. This article presents the SiO$_2$ gate dielectric studies in terms of deposition rate, refrative index, FT-IR, C-V for the gate dielectric layer of thin film transistor applications. We also study defect passivation technique for improvement interface or surface properties in thin films. Our passivation technique is Forming Gas Annealing treatment. FGA acts passivation of interface and surface impurity or defects in SiO$_2$ film. We used RTP system for FGA and gained results that reduced surface fixed charge and trap density of midgap value.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.149-150
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• 2007

ONO(Oxide-Nitride-Oxide)구조는 기억소자의 전하보유 능력을 향상시키기 위해 도입된 게이트 절연막이다. 본 연구에서는 ELA(Excimer Laser Annealing)방법으로 비정질 실리콘을 결정화 시켜서 그 위에 NVM(Nonvolatile Memory)소자를 만들어 전기적 특성을 측정하여 결과를 나타내었다. 실험 결과 같은 크기의 $V_D$에서 $V_G$를 조절함으로써 $I_D$의 크기를 조절할 수 있었다. $V_G-I_D$ Graph에서는 $I_{on}$과 $I_{off}$, 그리고 Threshold Voltage를 알 수 있었다. $I_{on}/I_{off}$ Ratio는 $10^3-10^4$이다. $V_G-I_D$ Graph에서는 게이트에 인가하는 Bias의 양을 통해서 Threshold Voltage의 크기를 조절할 수 있었다. 이는 Trap되는 Charge의 양을 임의로 조절할 수 있다는 것을 의미하며, 이러한 Programming과 Erasing의 특성을 이용하여 기억소자로서의 역할을 수행하게 된다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1993년도 하계학술대회 논문집 B
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• pp.1265-1267
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• 1993

The switching and the retention characteristics with the injection conditions(pulse height and pulse width) were investigated in the nonvolatile MNOS memories with thin oxide layer of $23{\AA}$ thick. The shift of flatband voltage was measured using the fast ramp C-V method and experimental results were analized using the previously developed models. It was shown that the experimental results were described quit well by the trap-assisted and modified Fowler-Nordheim tunneling models for the voltage pulse of $15V{\sim}19V,\;24V{\sim}25V$, respectively. However, the direct tunneling model was agreement with experimental values in all range of pulse height. As increasing the initial shift of the flatband voltage, the decay rate was increased. But for the same initial shift of the flatband voltage, the decay rate was smaller for low and long pulse than for high and short one.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 하계학술대회 논문집
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• pp.751-754
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• 2000

When charge-trap SONOS cells are used flash memory, the tunneling program/erase condition to minimize the generation of interface traps was investigated. SONOSFET NVSM cells were fabricated using 0.35$\mu\textrm{m}$ standard memory cell embedded logic process including the ONO cell process. based on retrograde twin-well, single-poly, single metal CMOS process. The thickness of ONO triple-dielectric for memory cell is tunnel oxide of 24${\AA}$, nitride of 74 ${\AA}$, blocking oxide of 25 ${\AA}$, respectively. The program mode(Vg: 7,8,9 V, Vs/Vd: -3 V, Vb: floating) and the erase mode(Vg: -4,-5,-6 V, Vs/Vd: floating, Vb: 3V) by modified Fowler-Nordheim(MFN) tunneling were used. The proposed programming condition for the flash memory of SONOSFET NVSM cells showed less degradation($\Delta$Vth, S, Gm) characteristics than channel MFN tunneling operation. Also the program inhibit conditions of unselected cell for separated source lines NOR-tyupe flash memory application were investigated. we demonstrated that the program disturb phenomenon did not occur at source/drain voltage of 1 V∼4 V and gate voltage of 0 V∼4.

• E2M - 전기 전자와 첨단 소재
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• 제10권2호
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• pp.97-104
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• 1997

In this paper, in order to investigate the behavior of charged particles on (Sr.Ca)TiO$_{3}$ ceramics with paraelectric properties, the characteristics of electrical conduction and thermally stimulated current was measured respectively. As a result, the conduction mechanism is divided into three regions having different mechanism as the current increased. The region I below 200[V/Cm] shows the ohmic conduction. The region B between 200[V/cm] and 2000[V/cm] can be explained by the Poole-Frenkel emission theory, and the region III above 2000[V/cm] is dominated by the tunneling effect. The three peaks of TSC were obtained at the temperature of -20[.deg. C], 20[.deg. C] and 80[.deg. C], respectively. The origins of these peaks are that the .alpha. peak observed at -20[.deg. C] looks like to be ascribed to the ionization excitation from donor level in the grain, and the .alpha.' peak observed at 20 [.deg. C] appears to show up by hopping conduction of the trapped carrier of border between the oxidation layer and the grain, and the .betha. peak observed at 80[.deg. C] seems to be resulted from hopping conduction of existing carrier in the trap site of the border between the oxidation and second phase.