• 대한전자공학회논문지SD
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• 제42권9호
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• pp.35-40
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• 2005

본 논문에서는 1.6Gb/s에서 동작하는 digitally controlled phase-locked loop (DCPLL)를 제안한다. DCPLL은 일반적인 아날로그 PLL과 tracking analog-to-digital 변환기를 결합한 구조이다. 제안한 DCPLL에서는 tracking ADC의 출력이 voltage controlled oscillator (VCO)의 제어 전압을 생성한다. 일반적으로 사용되는 digital PLL (DPLL)은 digitally controlled oscillator (DCO)와 time-to-digit converter (TDC)로 구성된다 DCO와 TDC를 사용한 DPLL은 시간 스텝이 작을 수 록 jitter 특성이 향상되지만 전력소모는 커진다. 이 논문에서 제안한 DCPLL은 DPLL의 핵심요소인 DCO와 TDC를 사용하지 않았기 때문에 jitter, 면적, 전력소모 측면에서 유리하다. DCPLL은 $0.18\mu$m 4-metal CMOS공정을 이용하여 제작하였고 면적은 1mm $\times$0.35mm를 차지한다. 1.8V 단일 전원전압으로 정상동작에서는 59mW, power-down 모드에서는 $984\mu$W 전력을 소모하고 16.8ps rms jitter를 갖는다.

• IEIE Transactions on Smart Processing and Computing
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• 제4권3호
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• pp.189-193
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• 2015

This paper provides the design techniques of a successive approximation register (SAR) type 12b analog-to-digital converter (ADC) for distributed maximum power point tracking (DMPPT) control in a photovoltaic system. Both a top-plate sampling technique and a $V_{CM}$-based switching technique are applied to the 12b capacitor digital-to-analog converter (CDAC). With these techniques, we can implement a 12b SAR ADC with a 10b capacitor array digital-to-analog converter (DAC). To enhance the accuracy of the ADC, a single-to-differential converted DAC is exploited with the dual sampling technique during top-plate sampling. Simulation results show that the proposed ADC can achieve a signal-to-noise plus distortion ratio (SNDR) of 70.8dB, a spurious free dynamic range (SFDR) of 83.3dB and an effective number of bits (ENOB) of 11.5b with bipolar CMOS LDMOD (BCDMOS) $0.35{\mu}m$ technology. Total power consumption is 115uW under a supply voltage of 3.3V at a sampling frequency of 1.25MHz. And the figure of merit (FoM) is 32.68fJ/conversion-step.

• 전기학회논문지
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• 제64권4호
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• pp.573-577
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• 2015

In this paper, we propose a signal processing board suitable for a semi-active laser tracking to detect an optical signal generated from the laser target designator by applying an analog trigger signal, the quadrant photodetector and a high speed ADC(analog-digital converter) sampling technique. We improved the stability by applying the averaging method to minimize the measurement error of a gaussian pulse. To evaluate the performances of the proposed methods, we implemented a prototype board and performed experiments. As a result, we implemented a frequency counter with an error 14.9ns in 50ms. PRF error code has a stability of less than 1.5% compared to the NATO standard. Applying the three point averaging method to ADC sampling, the stability of 28% in X-axis and 22% in Y-axis than one point sampling was improved.

• Journal of Electrical Engineering and Technology
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• 제9권5호
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• pp.1447-1453
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• 2014

This paper proposes the new method based on the availability of three points measurement and convexity of photovoltaic (PV) curve characteristic at the maximum power point (MPP). In general, the MPP tracking (MPPT) function is the important part of all PV systems due to their power-voltage (P-V) characteristics related with weather conditions. Then, the analog-to-digital converter (ADC) and low pass filter (LPF) are required to measure the voltage and current for MPPT by the digital controller, which is used to implement the PV power conditioning system (PCS). The measurement and quantization error due to rounding or truncation in ADC and the delay of LPF might degrade the reliability of MPPT. To overcome this limitation, the proposed method is proposed while improving the performances in both steady-state and dynamic responses based on the detailed investigation of its properties for availability and convexity. The performances of proposed method are evaluated with the several case studies by the PSCAD/EMTDC$^{(R)}$ simulation. Then, the experimental results are given to verify its feasibility in real-time.

• 전자공학회논문지
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• 제49권12호
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• pp.184-193
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• 2012

본 논문에서는 고속 직렬 링크에 사용할 수 있는 5비트 2.0GS/s 2-way time interleaved 파이프라인 ADC 기반의 수신기를 소개한다. 샘플링 주파수를 높이기 위해, ADC 각 단은 트랙킹과 증폭이 동시에 수행되는 전류 모드 구조를 사용하였다. 또한 ADC 각단에 1-tap FIR 등화기를 탑재하여 별도의 디지털 후처리 없이 채널의 ISI를 감소시켰다. 제안한 수신기는 110nm 공정을 사용하여 설계하였다. 메모리를 제외한 수신기는 $0.58{\times}0.42mm^2$의 크기를 갖고, 동작전압 1.2V에서 91mW의 전력을 소모한다. 시뮬레이션 결과 2.0GS/s 샘플링 주파수에서 20MHz의 입력 주파수와 Nyquist 주파수인 1.0GHz 입력신호에 대하여 동일하게 26.0dB의 SNDR과 4.0비트의 ENOB특성을 확보하였다.

• 대한전자공학회논문지TC
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• 제44권2호
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• pp.15-21
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• 2007

본 논문에서는 Impulse-radio-based Ultra Wideband (IR-UWB)를 이용한 에너지 검출 기반의 비동기 수신기에서 저사양의 ADC와 간단한 디지털 회로 만으로 이루어진 심벌 동기 획득(acquisition) 및 심벌 동기 추적(tracking) 방식을 제안한다. 기존의 심벌 동기 방식이 정확한 심벌 동기 '시점을 찾는 것에 초점을 맞추었다면, 제안하는 방식은 심벌 동기 '구간'을 찾아 그 구간 내에서 데이터를 판단함으로써 하드웨어 복잡성을 낮추었고, 전력 소모를 줄였다. 이를 위해 심벌 동기 구간에 해당하는 BDW (Bit Decision Window)를 정의하고 SNR(Signal to Noise Ratio), 하드웨어 자원 및 BDW의 크기와 BER (Bit Error Rate)와의 관계를 분석하였다. 주어진 SNR과 하드웨어 자원으로 BER을 최소화하기 위한 BDW의 크기를 구한다. 제안한 알고리즘은 실제 임펄스 채널 특성을 고려하여 모의실험을 통하여 검증하였다.

• 한국인터넷방송통신학회논문지
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• 제21권6호
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• pp.49-55
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• 2021

최근 소형 추적 레이더는 다양한 환경에서 표적을 획득하고, 추적하여 한 번의 타격으로 표적의 시스템을 무능화 시킬 수 있는 높은 거리해상도를 갖는 소형 밀리미터파 추적 레이더 개발을 요구한다. 높은 거리해상도를 갖는 소형 밀리미터파 추적 레이더는 넓은 대역폭의 신호를 실시간으로 처리하고, 소형 추적 레이더의 성능 요구 조건을 충족할 수 있는 신호처리기의 구현이 필요하다. 본 논문에서는 소형 밀리미터파 추적 레이더의 신호처리기 역할과 기능을 수행할 수 있는 신호처리기를 설계하였다. 소형 밀리미터파 추적 레이더를 위한 신호처리기는 8채널에서 입력되는 OOOMHz의 중심주파수와 OOOMHz 대역폭의 신호를 실시간으로 처리하기를 요구한다. 신호처리기의 요구사항을 만족하기 위해 고성능 프로세서 및 ADC (Analog-to-digital converter) 적용과 FPGA (Field Programmable Gate Array)를 활용한 DDC (Digital Down Converter), FFT (Fast Fourier Transform) 등의 전처리 연산을 적용하여 신호처리기를 설계하였다. 마지막으로 소형 밀리미터파 추적 레이더를 위한 신호처리기의 성능시험을 통하여 구현한 신호처리기를 검증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.608-614
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• 2015

A multi-channel audio CODEC with inter-channel interference suppression is proposed, in which channel switching noise-referred sampling error is significantly reduced. It also supports a coarse/fine mode operation for fast frequency tracking with good harmonic performance. The proposed multi-channel audio CODEC was designed in a 65 nm CMOS process. Measured results indicated that SNR and SNDR of ADC were 93 dB and 84dB, respectively, with SNDR improved by 43 dB. Those of DAC were 96 dB and 87 dB, respectively, with SNDR improved by 45 dB when all the channels are running independently.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.132-137
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• 2003

연안을 항해하는 소형선박에 탑재하여 위성방송을 수신할 수 있는 Az(Azimuth: 방위각) 1축 마운트의 추적시스템을 구현하여 추적성능을 분석하였다. 소형선박용 위성방송 수신시스템은 소형, 경량, 단순조작, 저가형으로 실현되어야 하기 때문에 1축 Az 마운트가 적합하다. 안테나는 패치어레이의 평판형을 사용하였고 마운트는 스텝모터로 구동되도록 설계하였다. 알고리즘은 위성의 포인트를 추적을 위한 스텝트랙과 선박의 동요성분을 역으로 보상하는 동요보정이 병행되도록 작성하였다. 동요성분을 검출하기 위하여 자이로형 각속도센서를 활용하였고, 비교기, ADC 둥의 인터페이스회로와 마이크로프로세서를 사용하여 시스템을 구현하였다. 연안여객선에 시제품을 탑재하여 선회 및 동요의 정도에 따른 수신입력 레벨의 변동을 그래프로 기록하여 추적 성능을 분석하였다.

• 한국정보통신학회논문지
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• 제7권6호
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• pp.1130-1137
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• 2003

연안을 항해하는 소형선박에 탑재하여 위성방송을 수신할 수 있는 Az(Azimuth: 방위각 ) 1축 마운트의 추적시스템을 구현하여 추적성능을 분석하였다. 소형선박용 위성방송 수신시스템은 소형, 경량, 단순조작, 저가형으로 실현되어야 하기 때문에 l축 Ak 마운트가 적합하다. 안테나는 패치어레이의 평판형을 사용하였고 마운트는 스텝모터로 구동되도록 설계하였다. 알고리즘은 위성의 포인트를 추적을 위한 스텝트랙과 선박의 동요성분을 역으로 보상하는 동요보정이 병행되도록 작성하였다. 동요성분을 검출하기 위하여 자이로형 각 속도센서를 활용하였고, 비교기, ADC 등의 인터페이스회로와 마이크로프로세서를 사용하여 시스템을 구현하였다. 연안여객선에 시제품을 탑재하여 선회 및 동요의 정도에 따른 수신입력 레벨의 변동을 그래프로 기록하여 추적 성능을 분석하였다.