• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2015년도 춘계학술대회 논문집
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• pp.134-135
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• 2015

실리콘 반도체 칩 가공기술의 미세화는 40년에 걸쳐 전자기기 진보에 큰 공헌을 할 수 있었다. 절반간격(Half Pitch)이라는 최소 패턴크기로 좁아지고 있다. 회로패턴을 평면적으로뿐만 아니라 집적도를 올리는 3차원 실장기술이 중요시 되었다. 종래칩 표면에만 존재했던 접속용 전극을 표면과 뒷면에 붙여 칩을 관통하는 미세실리콘 관통전극(TSV; Through Silicon Via)제조기술로써 TSV는 한계의 반도체기술을 극복하여 한층 더 크게 발전할 가능성을 비추고 있다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.140-140
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• 2018

The 3D interconnect technologies have been appeared, as the density of Integrated Circuit (IC) devices increases. Through Silicon Via (TSV) process is an important technology in the 3D interconnect technologies. And the process is used to form a vertically electrical connection through silicon dies. This TSV process has some advantages that short length of interconnection, high interconnection density, low electrical resistance, and low power consumption. Because of these advantages, TSVs could improve the device performance higher. The fabrication process of TSV has several steps such as TSV etching, insulator deposition, seed layer deposition, metallization, planarization, and assembly. Among them, TSV metallization (i.e. TSV filling) was core process in the fabrication process of TSV because TSV metallization determines the performance and reliability of the TSV interconnect. TSVs were commonly filled with metals by using the simple electrochemical deposition method. However, since the aspect ratio of TSVs was become a higher, it was easy to occur voids and copper filling of TSVs became more difficult. Using some additives like an accelerator, suppressor and leveler for the void-free filling of TSVs, deposition rate of bottom could be fast whereas deposition of side walls could be inhibited. The suppressor was adsorbed surface of via easily because of its higher molecular weight than the accelerator. However, for high aspect ratio TSV fillers, the growth of the top of via can be accelerated because the suppressor is replaced by an accelerator. The substitution of the accelerator and the suppressor caused the side wall growth and defect generation. The suppressor was used as Single additive electrodeposition of TSV to overcome the constraints. At the electrochemical deposition of high aspect ratio of TSVs, the suppressor as single additive could effectively suppress the growth of the top surface and the void-free bottom-up filling became possible. Generally, copper was used to fill TSVs since its low resistivity could reduce the RC delay of the interconnection. However, because of the large Coefficients of Thermal Expansion (CTE) mismatch between silicon and copper, stress was induced to the silicon around the TSVs at the annealing process. The Keep Out Zone (KOZ), the stressed area in the silicon, could affect carrier mobility and could cause degradation of the device performance. Cobalt can be used as an alternative material because the CTE of cobalt was lower than that of copper. Therefore, using cobalt could reduce KOZ and improve device performance. In this study, high-aspect ratio TSVs were filled with cobalt using the electrochemical deposition. And the filling performance was enhanced by using the suppressor as single additive. Electrochemical analysis explains the effect of suppressor in the cobalt filling bath and the effect of filling behavior at condition such as current type was investigated.

• ETRI Journal
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• 제36권4호
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• pp.617-624
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• 2014

Through-silicon via (TSV) technology provides much of the benefits seen in advanced packaging, such as three-dimensional integrated circuits and 3D packaging, with shorter interconnection paths for homo- and heterogeneous device integration. In TSV, a destructive cross-sectional analysis of an image from a scanning electron microscope is the most frequently used method for quality control purposes. We propose a quantitative evaluation method for TSV etch profiles whereby we consider sidewall angle, curvature profile, undercut, and scallop. A weighted sum of the four evaluated parameters, nominally total score (TS), is suggested for the numerical evaluation of an individual TSV profile. Uniformity, defined by the ratio of the standard deviation and average of the parameters that comprise TS, is suggested for the evaluation of wafer-to-wafer variation in volume manufacturing.

• 전자공학회논문지
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• 제53권7호
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• pp.131-137
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• 2016

본 논문에서는 기존의 2D IC의 성능을 개선하고 3D IC의 집적도와 전기적인 특성을 개선하기 위한 목적으로 연구되고 있는 TSV (Through Silicon Via)의 임피던스를 해석하였다. 향후 Full-chip 3D IC 시스템 설계에서 TSV는 매우 중요한 기술이며, 높은 집적도와 광대역폭 시스템 설계를 위해서 TSV에 대한 전기적인 특성에 관한 연구가 매우 중요하다. 따라서 본 연구에서는 Full-chip 3D IC를 설계하기 위한 목적으로 다중 TSV-to-TSV에서 거리와 주파수에 따른 TSV의 임피던스 영향을 해석하였다. 또한 이 연구 결과는 Full-chip 3D IC를 제조하기 위한 반도체 공정과 설계 툴에 적용할 수 있다.

• Journal of Welding and Joining
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• 제32권3호
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• pp.11-18
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• 2014

TSV(through silicon via) filling technology is making a hole in Si wafer and electrically connecting technique between front and back of Si die by filling with conductive metal. This technology allows that a three-dimensionally connected Si die can make without a large number of wire-bonding. These TSV technologies require various engineering skills such as forming a via hole, forming a functional thin film, filling a conductive metal, polishing a wafer, chip stacking and TSV reliability analysis. This paper addresses the TSV filling using Cu electrodeposition. The impact of plating conditions with additives and current density on electrodeposition will be considered. There are additives such as accelerator, inhibitor, leveler, etc. suitably controlling the amount of the additive is important. Also, in order to fill conductive material in whole TSV hole, current wave forms such as PR(pulse reverse), PPR(periodic pulse reverse) are used. This study about semiconductor packaging will be able to contribute to the commercialization of 3D TSV technology.

• 마이크로전자및패키징학회지
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• 제21권2호
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• pp.43-51
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• 2014

3차원 적층 패키지(3D integrated package) 에서 초소형 패키지 내에 적층되어 있는 칩들의 발열로 인한 열 신뢰성 문제는 3차원 적층 패키지의 핵심 이슈가 되고 있다. 본 연구에서는 TSV(through-silicon-via) 기술을 이용한 3차원 적층 패키지의 열 특성을 분석하기 위하여 수치해석을 이용한 방열 해석을 수행하였다. 특히 모바일 기기에 적용하기 위한 3D TSV 패키지의 열 특성에 대해서 연구하였다. 본 연구에서 사용된 3차원 패키지는 최대 8 개의 메모리 칩과 한 개의 로직 칩으로 적층되어 있으며, 구리 TSV 비아가 내장된 인터포저(interposer)를 사용하여 기판과 연결되어 있다. 실리콘 및 유리 소재의 인터포저의 열 특성을 각각 비교 분석하였다. 또한 본 연구에서는 TSV 인터포저를 사용한 3D 패키지에 대해서 메모리 칩과 로직 칩을 사용하여 적층한 경우에 대해서 방열 특성을 수치 해석적으로 연구하였다. 적층된 칩의 개수, 인터포저의 크기 및 TSV의 크기가 방열에 미치는 영향에 대해서도 분석하였다. 이러한 결과를 바탕으로 메모리 칩과 로직 칩의 위치 및 배열 형태에 따른 방열의 효과를 분석하였으며, 열을 최소화하기 위한 메모리 칩과 로직 칩의 최적의 적층 방법을 제시하였다. 궁극적으로 3D TSV 패키지 기술을 모바일 기기에 적용하였을 때의 열 특성 및 이슈를 분석하였다. 본 연구 결과는 방열을 고려한 3D TSV 패키지의 최적 설계에 활용될 것으로 판단되며, 이를 통하여 패키지의 방열 설계 가이드라인을 제시하고자 하였다.

• Transactions on Electrical and Electronic Materials
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• 제16권6호
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• pp.312-316
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• 2015

Through silicon via (TSV) technology holds the promise of chip-to-chip or chip-to-package interconnections for higher performance with reduced signal delay and power consumption. It includes high aspect ratio silicon etching, insulation liner deposition, and seamless metal filling. The desired etch profile should be straightforward, but high aspect ratio silicon etching is still a challenge. In this paper, we investigate the use of etch hard mask for finer TSVs etching to have clear definition of etched via pattern. Conventionally employed photoresist methods were initially evaluated as reference processes, and oxide and metal hard mask were investigated. We admit that pure metal mask is rarely employed in industry, but the etch result of metal mask support why hard mask are more realistic for finer TSV etching than conventional photoresist and oxide mask.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2008년도 추계학술대회 초록집
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• pp.21-22
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• 2008

$SF_6/O_2$ 플라즈마 에칭을 통한 반도체 칩의 3차원 집적에 응용되는 through-silicon-via (TSV) 구조형성 연구를 수행하였다. Si via 형상은 $SF_6$, $O_2$의 가스 비율과 에칭이 되는 Silicon 기판의 온도에 의존함을 알수 있었다. 또한 Si via 형상에서 최소의 언더컷 (undercut) 과 측벽에칭 (local bowing) 은 black Si이 나타나는 공정조건에서 나타남을 확인하였다. 더 나아가 저온을 이용한 via 형성시 via 측벽에 형성되는 passivation layer와 mask의 성질이 저온으로 인해 high-aspect-ratio를 갖는 via를 형성할 수 있음을 알 수 있었다.

• 마이크로전자및패키징학회지
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• 제19권4호
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• pp.71-78
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• 2012

본 논문은 기존의 미세화 경향에 대한 bumpless through-silicon via (TSV)를 적용한 웨이퍼 레벨3차원 적층기술과 그 장점에 대해 소개한다. 3차원 적층을 위한 박막화 공정, 본딩 공정, TSV 공정별로 문제점과 그 해결책에 대해 자세히 설명하며, 특히 $10{\mu}m$ 이하로 박막화한 로직 디바이스의 특성 변화에 대한 결과를 보고한다. 웨이퍼 박막화 공정에서는 기계적 강도 변동 요인, 금속 불순물에 대한 gettering 대책에 대해 논의되며, 본딩 공정에서는 웨이퍼의 두께 균일도를 높이기 위한 방법에 대해 설명한다. TSV형성 공정에서는 누설 전류 발생 원인과 개선 방법을 소개한다. 마지막으로 본 기술을 적용한 3차원 디바이스에 대한 roadmap에 관해 논의할 것이다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2018년도 춘계학술대회 논문집
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• pp.80-80
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• 2018

실리콘 관통전극 (Through Silicon Via, TSV)는 메모리 칩을 적층하여 고밀도의 집적회로를 구현하는 기술로, 기존의 와이어 본딩 (Wire bonding) 기술보다 낮은 소비전력과 빠른 속도가 특징인 3차원 집적기술 중 하나이다. TSV는 일반적으로 도금 공정을 통하여 충전되는데, 고종횡비의 TSV에 결함 없이 구리를 충전하기 위해서 3종의 유기첨가제(억제제, 가속제, 평탄제)가 도금액에 첨가되어야 한다. 이러한 첨가제 중 결함 발생유무에 가장 큰 영향을 주는 첨가제는 평탄제이기 때문에, 본 연구에서는 이미다졸(imidazole) 계열, 이민(imine) 계열, 디아조늄(diazonium) 계열 및 피롤리돈(pyrrolidone) 계열과 같은 평탄제(leveler)의 작용기에 따라 TSV 충전 성능을 조사하였다. TSV 충전 시 관능기의 거동을 규명하기 위해 QCM (quartz crystal microbalance) 및 EQCM (electrochemical QCM)을 사용하여 흡착 정도를 측정하였다. 실험 결과, 디아조늄 계열의 평탄제는 TSV를 결함 없이 충전하였지만 다른 작용기를 갖는 평탄제는 TSV 내 결함이 발생하였다. QCM 분석에서 디아조늄 계열의 평탄제는 낮은 흡착률을 보이지만 EQCM 분석에서는 높은 흡착률을 나타내었다. 즉, 디아조늄 계열의 평탄제는 전기 도금 동안 전류밀도가 집중되는 TSV의 상부 모서리에서 국부적인 흡착을 선호하며 이로 인하여 무결함 충전이 달성된다고 추론할 수 있다.