• 한국전자파학회논문지
• /
• 제25권11호
• /
• pp.1135-1141
• /
• 2014

넓은 동적 범위와 고속 샘플링률로 신호를 양자화하면서 실시간으로 광대역 DDC를 수행하는 일은 시간 소모가 크기때문에 주로 하드웨어인 FPGA나 ASIC에서 구현이 되어 왔다. 실시간 광대역 소프트웨어 DDC는 신호 환경이 바뀌어도 유연하게 대처할 수 있으며, 재사용이 가능하다. 또한, 하드웨어보다 가격이 저렴한 장점을 가지고 있다. 본 논문에서는 광대역 DDC를 소프트웨어 기반으로 고속의 병렬처리 구조로 설계하여, 실시간으로 저장 가능한 시스템 설계에 대해 연구하였다. 마지막으로 신호를 실시간으로 수신하기 위한 핑퐁버퍼링 기법과 고속신호처리를 위한 CUDA를 적용하여 신호처리 규격을 만족하는 광대역 DDC 설계 과정을 검증하였다.

• 대한전기학회논문지:시스템및제어부문D
• /
• 제55권2호
• /
• pp.45-51
• /
• 2006

In this paper, we propose a new architecture of Information Granulation based genetically optimized Self-Organizing Fuzzy Polynomial Neural Networks (IG_gSOFPNN) that is based on a genetically optimized multilayer perceptron with fuzzy polynomial neurons (FPNs) and discuss its comprehensive design methodology involving mechanisms of genetic optimization, especially information granulation and genetic algorithms. The proposed IG_gSOFPNN gives rise to a structurally optimized structure and comes with a substantial level of flexibility in comparison to the one we encounter in conventional SOFPNNs. The design procedure applied in the construction of each layer of a SOFPNN deals with its structural optimization involving the selection of preferred nodes (or FPNs) with specific local characteristics (such as the number of input variables, the order of the polynomial of the consequent part of fuzzy rules, and a collection of the specific subset of input variables) and addresses specific aspects of parametric optimization. In addition, the fuzzy rules used in the networks exploit the notion of information granules defined over system's variables and formed through the process of information granulation. That is, we determine the initial location (apexes) of membership functions and initial values of polynomial function being used in the premised and consequence part of the fuzzy rules respectively. This granulation is realized with the aid of the hard c-menas clustering method (HCM). To evaluate the performance of the IG_gSOFPNN, the model is experimented with using two time series data(gas furnace process and NOx process data).

• 한국산학기술학회논문지
• /
• 제21권9호
• /
• pp.569-574
• /
• 2020

플로팅도크는 육상에서 건조된 선박을 해상으로 진수하기 위한 주요한 설비이다. 2000년대 초반 국내에서 육상에서 건조한 선박을 플로팅도크를 이용하여 진수할 수 있는 육상 건조 공법이 개발 적용됨에 따라 드라이도크에 대한 투자 없이 신조 사업에 참여할 수 있는 기회가 대폭 확대되었다. 본 논문에서는 이러한 육상 건조 공법을 활용하여 드라이도크를 보유하지 않은 중소업체에서 건조한 선박을 진수시킬 수 있는 플로팅도크의 안전한 계류를 위한 기본 계산을 수행하고 이를 기반으로 계류 시스템을 설계하였다. 본 논문은 적재 중량 4,000 Ton급 플로팅도크를 대상으로 하여, 플로팅도크가 설치되어 운영될 대불부두의 환경 요건 중 가장 심각한 상황인 태풍 상황을 고려하여 수행되었다. 설계 하중의 계산은 국제적으로 통용되는 기준을 따라 풍하중, 조류하중, 파에 의한 하중을 고려하였다. 대불 부두의 기존 계류 설비를 활용하여 플로팅 도크의 계류 로프 초기 배치를 수행한 후 주어진 하중에 따라 계류 로프별로 최소 파단 강도를 계산하였다. 계산 결과를 바탕으로 최소 파단 강도를 줄일 수 있도록 계류 배치를 일부 수정하였으며 최종 계류 라인의 규격을 선정하였다.

• KSII Transactions on Internet and Information Systems (TIIS)
• /
• 제13권10호
• /
• pp.4865-4885
• /
• 2019

We propose a FPGA based design that performs real-time power-efficient analysis of heterogeneous sensor data using adaptive ANN on edge gateway of smart military wearables. In this work, four independent ANN classifiers are developed with optimum topologies. Out of which human activity, BP and toxic gas classifier are multiclass and ECG classifier is binary. These classifiers are later integrated into a single adaptive ANN hardware with a select line(s) that switches the hardware architecture as per the sensor type. Five versions of adaptive ANN with different precisions have been synthesized into IP cores. These IP cores are implemented and tested on Xilinx Artix-7 FPGA using Microblaze test system and LabVIEW based sensor simulators. The hardware analysis shows that the adaptive ANN even with 8-bit precision is the most efficient IP core in terms of hardware resource utilization and power consumption without compromising much on classification accuracy. This IP core requires only 31 microseconds for classification by consuming only 12 milliwatts of power. The proposed adaptive ANN design saves 61% to 97% of different FPGA resources and 44% of power as compared with the independent implementations. In addition, 96.87% to 98.75% of data throughput reduction is achieved by this edge gateway.

• 한국산업정보학회:학술대회논문집
• /
• 한국산업정보학회 2002년도 추계공동학술대회
• /
• pp.520-532
• /
• 2002

높은 가용성, 확장성, 시스템 성능의 요구를 만족시키기 위해 SAN(Storage Area Network)이 등장했다. SAN을 보다 효과적으로 활용할 수 있도록, 대부분의 SAN 운영체제들은 SAN에 부착된 물리적 저장장치들을 가상적으로 하나의 커다란 볼륨으로 보이게 하는 저장장치 가상화 개념을 지원한다. 저장장치 가상화의 핵심적인 역할을 하는 것이 바로 논리볼륨 관리자이다. 자유공간 관리자는 논리볼륨의 자유공간들에 대한 정보를 유지관리 하면서 디스크 할당요구에 적절히 디스크를 할당해주는 역할을 한다. 이때 얼마나 단편화를 최소화하면서 효과적으로 자유공간에 대한 정보를 관리하는가는 전체 볼륨관리자의 성능을 결정하는 중요한 요인이 된다. 이 논문에서는 유연한 매핑을 돕기 위해 자유공간 관리 기법을 설계하고 구현한다. 이 논문의 자유공간 관리기법은 논리블록에 대한 물리블록 할당 외에도 스냅샷과 재구성을 위한 공간할당 및 해제를 효과적으로 처리한다.

• 한국컴퓨터정보학회논문지
• /
• 제15권2호
• /
• pp.155-162
• /
• 2010

현실적으로 무선 네트워크의 정확한 성능 평가를 위해서는 다수의 노드들을 실제 네트워크 환경에 적용하여 노드들 간의 전송 데이터를 실시간으로 수집하여야 하는 어려움이 있다. 이러한 이유에서 공간 및 시간적인 제약사항을 극복함과 동시에 매체접근기법, 라우팅기법, 노드배치알고리즘 등과 같은 최적의 설계 방법을 찾기 위한 분석 도구가 필수적으로 요구된다. 이에 본 논문에서는 무선 네트워크 시스템을 효과적으로 시뮬레이션하기 위하여 멀티쓰레딩(multi-threading)기법을 응용한 시뮬레이션 도구의 구조와 설계방안을 제시하고 이를 구현하였다. 최종적으로 범용 네트워크 시뮬레이터인 NS2 무선 네트워크 모델에서 일반적으로 사용되는 무선 네트워크 환경 파라미터들을 구현된 시뮬레이터에 동일하게 적용하여 시뮬레이션을 수행하고 이를 비교함으로써 제안된 시뮬레이터의 유용성을 입증한다.

• Smart Structures and Systems
• /
• 제18권1호
• /
• pp.75-92
• /
• 2016

The design of a semi-active (SA) control system addressed to mitigate wind induced structural demand to high wind turbine towers is discussed herein. Actually, the remarkable growth in height of wind turbines in the last decades, for a higher production of electricity, makes this issue pressing than ever. The main objective is limiting bending moment demand by relaxing the base restraint, without increasing the top displacement, so reducing the incidence of harmful "p-delta" effects. A variable restraint at the base, able to modify in real time its mechanical properties according to the instantaneous response of the tower, is proposed. It is made of a smooth hinge with additional elastic stiffness and variable damping respectively given by springs and SA magnetorheological (MR) dampers installed in parallel. The idea has been physically realized at the Denmark Technical University where a 1/20 scale model of a real, one hundred meters tall wind turbine has been assumed as case study for shaking table tests. A special control algorithm has been purposely designed to drive MR dampers. Starting from the results of preliminary laboratory tests, a finite element model of such structure has been calibrated so as to develop several numerical simulations addressed to calibrate the controller, i.e., to achieve as much as possible different, even conflicting, structural goals. The results are definitely encouraging, since the best configuration of the controller leaded to about 80% of reduction of base stress, as well as to about 30% of reduction of top displacement in respect to the fixed base case.

• 한국전산구조공학회논문집
• /
• 제30권2호
• /
• pp.127-135
• /
• 2017

멀티코어 CPU와 BLAS, LAPACK을 구현한 최적 수치라이브러리, 직접 희소 솔버의 대중화 등 PC나 워크스테이션 수준에서도 대규모 유한요소 모델을 해석할 수 있도록 컴퓨팅 환경이 급속도로 변화되었다. 이 논문에서는 멀티코어 CPU를 갖는 공유 메모리 구조에 대한 병렬 유한요소 프로그램 설계시 고려사항으로 (1) 최적화된 수치라이브러리의 사용, (2) 최신 직접 희소 솔버의 사용, (3) OpenMP를 이용한 병렬 요소 강성 행렬의 계산, (4) 희소행렬 저장방식의 일종인 triplet을 이용한 어셈블 기법 등을 제시하였다. 또한 대규모 수치모델을 통해 많은 시간이 소요되는 작업을 기준으로 병렬화 효과를 검토하였다.

• 전자공학회논문지CI
• /
• 제45권1호
• /
• pp.1-10
• /
• 2008

본 논문에서는 기존에 얼굴 검출에 사용된 ICT(Improved Census Transform) 변환을 이용하여 눈, 코, 입 등의 얼굴 특징을 검출하는 하드웨어를 설계하였다. 파이프라인 구조를 이용하여 동작 속도를 높였고, ICT 변환, 메모리 공유, 동작 과정의 세분화를 통하여 메모리 사용량을 줄였다. 본 논문에서 사용한 알고리즘을 얼굴 검출 및 인식 분야에서 테스트용으로 주로 쓰이는 BioID 데이터베이스(database)를 이용하여 테스트한 결과 100%의 검출률을 보였고, 설계한 하드웨어의 결과도 이와 동일하였다. 또한 Synopsys사의 Design Compiler와 동부아남사의 $0.18{\mu}m$ library를 이용하여 합성한 결과 총 $376,821{\mu}m2$의 결과를 얻었고 78MHz의 동작 클럭 하에서 17.1msec의 검출 속도를 보였다. 본 논문은 소프트웨어 형태의 알고리즘을 임베디드 하드웨어로 구현함으로 인하여 실시간 처리의 가능성을 보였고, 저가격, 높은 이식성에 대한 가능성을 제시하였다.

• 한국컴퓨터정보학회논문지
• /
• 제16권5호
• /
• pp.1-11
• /
• 2011

최근 모바일 멀티미디어 기기들의 사용이 증가 하면서 고성능 멀티미디어 프로세서에 대한 필요성이 증가하고 있다. 본 논문에서는 낮은 소비전력으로 고성능 멀티미디어 애플리케이션을 구현할 수 있는 SIMD기반 병렬프로세서를 제안한다. 제안하는 병렬프로세서는 16개의 프로세싱 엘리먼트로 구성되어 있으며, 3단계 파이프라인 구조로 설계되었다. 모의실험 결과, 제안한 SIMD기반 병렬프로세서는 기존의 병렬프로세서보다 프로세싱 엘리먼트 당 상대 연산 처리량에서 높은 성능을 보였으며, 또한 동일한 130nm 테크놀리지와 720 클록주파수에서 상용 고성능 프로세서인 TI C6416보다 1.4~31.4배의 성능 향상 및 5.9~8.1배의 에너지 효율 향상을 보였다. 제안한 병렬프로세서를 하드웨어 설계언어인 verilog HDL을 이용하여 설계하였고, FPGA를 이용해 검증하였다.