• 전력전자학회:학술대회논문집
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• 전력전자학회 2015년도 추계학술대회 논문집
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• pp.87-88
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• 2015

본 논문에서는 전기자동차용 충전기를 위한 전해커패시터가 없는 단일단 브리지리스 AC-DC 컨버터를 제안한다. 제안하는 컨버터는 넓은 동작영역에서 스위치의 ZVS 턴온 및 다이오드의 ZCS 턴오프를 성취한다. 또한 시스템 수명에 장애가 되는 전해커패시터를 사용하지 않고, 필름커패시터를 사용함으로써 높은 내구성을 달성할 수 있으며 또한 제안하는 결선 방식으로 변압기에 저주파리플이 상쇄되어 코어부피를 최적화하여 시스템 소형화를 달성할 수 있다. 본 논문에서는 제안하는 컨버터의 동작원리를 제시하고 시작품을 통해 본 논문의 타당성을 검증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2018년도 추계학술대회
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• pp.59-61
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• 2018

본 논문에서는 입력전류를 센싱 받지 않아도 역률 보상을 하는 새로운 단일단 브리지리스 AC-DC컨버터를 제안한다. 제안하는 컨버터의 스위치는 전구간에서 ZVS(Zero Voltage Switching) 턴 온을 성취하며, 다이오드는 전구간에서 ZCS(Zero Current Switching) 턴 오프를 성취한다. 제안하는 컨버터의 넓은 범위의 출력전압 제어와 간단한 전력 제어를 위해 SDAB(Semi-Dual Active Bridge)기반의 모듈레이션 기법을 적용하였다. 1kW급 50kHz의 스위칭 주파수를 갖는 시작품을 통해 본 논문의 타당성을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.242-245
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• 2007

PDP TV의 전력 효율을 향상시키기 위해서는 PDP의 구동과정에서 발생하게 되는 불필요한 전력소모와 AC 입력으로부터 원하는 DC를 얻기 위한 과정 중에 발생하는 전력 소모를 최소화하여야 한다. 일반적인 PDP 구동을 위한 입력 전원단은 2단 구조의 역률 보상형 컨버터를 채용하고 있으며, PDP 구동시 전력소모가 가장 큰 서스테인 드라이버와 독립적으로 구성된다. 그러나 이러한 회로의 구현은 저가의 PDP를 요그하는 시장 상황에 유연하게 대처하는데 많은 어려움을 준다. 따라서 본 눈문에서는 최소의 전력 변환 단계를 가지는 PDP용 전원공급장치와 서스테인 구동 드라이버를 결합한 회로를 제안한다. 제안하는 시스템은 1단방식의 입력전원부 구성을 통해 전력 변환단을 최소화하여 전력 변환 중에 발생하는 손실을 최소화하며, PDP 서스테인 드라이버의 구동전압을 직접 공급하는 형태로 구성하여 시스템의 부피의 감소, 원가 절감을 이룰 수 있다.

• 한국정보기술학회논문지
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• 제16권11호
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• pp.23-34
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• 2018

본 논문에서는 고효율 고역률 LED 조명장치용 전원공급장치를 제안한다. 제안한 전원공급장치는 풀브리지 다이오드 정류기와 플라이백 컨버터로 구성된 단일단 전력구조이며, 이에 따라 하나의 제어기 IC와 하나의 전력반도체스위치만을 사용하여 역률개선과 출력전압조정을 동시에 수행한다. 또한 제안한 전원공급장치는 회생스너버를 이용하여 주스위치의 전압스트레스와 스위칭손실을 감소시키며, 동기정류기를 이용하여 시스템 효율을 향상한다. 적용된 동기정류기는 새로운 전압구동형이며 동작과 구성이 간단하다. 본 논문에서는 역률개선부와 주전력변환부의 동작분석을 통하여 제안한 전원공급장치의 동작원리를 설명하고 동기정류기의 동작에 관하여 간략하게 설명한다. 또한 40W급 프로토타입 전력회로의 설계예시를 제시하며, 설계된 회로파라미터들에 의해 제작된 프로토타입의 실험 결과를 통하여 제안한 전원공급장치의 동작특성을 입증한다.

• 전기전자학회논문지
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• 제28권1호
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• pp.78-89
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• 2024

차량용 반도체에서 사용되는 BCD 공정 기반의 PMIC 칩은 아날로그 회로를 트리밍하기 위해 추가 마스크가 필요없는 MTP(Multi-Time Programmable) IP(Intellectual Property)를 요구한다. 본 논문에서는 저면적 MTP IP 설계를 위해 2개의 트랜지스터와 1개의 MOS 커패시터를 갖는 single poly EEPROM 셀인 MTP 셀에서 NCAP(NMOS Capacitor) 대신 PCAP(PMOS Capacitor)을 사용한 MTP 셀을 사용하여 MTP 셀 사이즈를 18.4% 정도 줄였다. 그리고 MTP IP 회로 설계 관점에서 MTP IP 설계의 CG 구동회로와 TG 구동회로에 2-stage voltage shifter 회로를 적용하였고, DC-DC 변환기 회로의 면적을 줄이기 위해 전하 펌핑 방식을 사용하는 VPP(=7.75V), VNN(=-7.75V)와 VNNL(=-2.5V) 전하 펌프 회로에서 각각의 전하 펌프마다 별도로 두고 있는 ring oscillator 회로를 하나만 둔 회로를 제안하였으며, VPPL(=2.5V)은 전하펌프 대신 voltage regulator 회로를 사용하는 방식을 제안하였다. 180nm BCD 공정 기반으로 설계된 4Kb MTP IP 사이즈는 0.493mm²이다.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.1847-1855
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• 2012

클록 보정회로를 가진 1V 1.6-GS/s 6-비트 flash 아날로그-디지털 변환기 (ADC: analog-to-digital converter)가 제안된다. 1V의 저전압에서 고속 동작의 입력단을 위해 bootstrapped 아날로그 스위치를 사용하는 단일 track/hold 회로가 사용되며, 아날로그 노이즈의 감소와 고속의 동작을 위해 평균화 기법이 적용된 두 단의 프리앰프와 두 단의 비교기가 이용된다. 제안하는 flash ADC는 클록 보정회로에 의해 클록 duty cycle과 phase를 최적화함으로 flash ADC의 동적특성을 개선한다. 클록 보정 회로는 비교기를 위한 클록의 duty cycle을 제어하여 evaluation과 reset 시간을 최적화한다. 제안된 1.6-GS/s 6-비트 flash ADC는 1V 90nm의 1-poly 9-metal CMOS 공정에서 제작되었다. Nyquist sampling rate인 800 MHz의 아날로그 입력신호에 대해 측정된 SNDR은 32.8 dB이며, DNL과 INL은 각각 +0.38/-0.37 LSB, +0.64/-0.64 LSB이다. 구현된 flash ADC의 면적과 전력소모는 각각 $800{\times}500{\mu}m2$와 193.02 mW 이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.70-79
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• 2016

This paper proposes a low-power range-scaled 14b 30 MS/s pipeline-SAR composite ADC for high-performance CIS applications. The SAR ADC is employed in the first stage to alleviate a sampling-time mismatch as observed in the conventional SHA-free architecture. A range-scaling technique processes a wide input range of 3.0VP-P without thick-gate-oxide transistors under a 1.8 V supply voltage. The first- and second-stage MDACs share a single amplifier to reduce power consumption and chip area. Moreover, two separate reference voltage drivers for the first-stage SAR ADC and the remaining pipeline stages reduce a reference voltage disturbance caused by the high-speed switching noise from the SAR ADC. The measured DNL and INL of the prototype ADC in a $0.18{\mu}m$ CMOS are within 0.88 LSB and 3.28 LSB, respectively. The ADC shows a maximum SNDR of 65.4 dB and SFDR of 78.9 dB at 30 MS/s, respectively. The ADC with an active die area of $1.43mm^2$ consumes 20.5 mW at a 1.8 V supply voltage and 30 MS/s, which corresponds to a figure-of-merit (FOM) of 0.45 pJ/conversion-step.

• 전력전자학회논문지
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• 제13권1호
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• pp.70-77
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• 2008

기존 PDP 전원 시스템은 일반적으로 두 개의 절연형 트랜스포머를 사용하여 서스테인 전원($V_S$)과 어드레스 전원($V_A$), Multi단 전원($V_M$)으로 구성된다. 이들 각 전력 변환 회로에 트랜스포머 및 제어 IC가 사용되므로, 효율 저감 및 원가 상승, 소자 스트레스 등의 단점을 가지고 있다. 본 논문에서는 절연형 트랜스포머 한 개로 PDP 전원시스템을 구동하는 방식에 대해 제안한다. 제안된 방식은 DC/DC 전력단의 고효율 동작 및 신뢰성 개선은 물론 부피, 크기를 줄여 원가 저감에 기여한다. 또한, 제안된 방식은 PDP 구동 방식의 하나인 Address Display-period Separation(ADS)에 적합하다. 기존 방식과 제안된 방식을 비교하고 이론적 분석과 실험을 통해 제안된 방식의 우수성을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권3호
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• pp.160-165
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• 2009

A 12b 2 MS/s cyclic ADC processing 3.3 Vpp single-ended rail-to-rail input signals is presented. The proposed ADC demonstrates an offset voltage less than 1 mV without well-known calibration and trimming techniques although power supplies are directly employed as voltage references. The SHA-free input sampling scheme and the two-stage switched op-amp discussed in this work reduce power dissipation, while the comparators based on capacitor-divided voltage references show a matched full-scale performance between two flash sub ADCs. The prototype ADC in a $0.18{\mu}m$ 1P6M CMOS demonstrates the effective number of bits of 11.48 for a 100 kHz full-scale input at 2 MS/s. The ADC with an active die area of $0.12\;mm^2$ consumes 3.6 m W at 2 MS/s and 3.3 V (analog)/1.8 V (digital).

• 조명전기설비학회논문지
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• 제22권1호
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• pp.87-94
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• 2008

본 연구는 밸리-필 정류기를 이용한 전류 THD 개선 방법을 제시한다. 제안된 회로는 밸리-필 정류기와 부스팅 인덕터를 결합한 구조를 가지며, AC/DC 변환과 PFC를 동시에 수행한다. PWM 스위칭에 따른 부스팅 효과로 입력전류를 제어하여 밸리-필 정류기의 특성을 개선한다. 이 결과는 낮은 전류 THD를 보장한다. 동작 모드와 전류 THD를 분석하고, 최적 부스팅 인덕터를 결정한다. 밸리-필 정류기와 부스팅 인덕터를 채용한 100[W] AC/DC 컨버터를 제작하였고, 시뮬레이션과 실험으로 제안된 방법의 타당성을 검증하였다.