• The Korean Journal of Pain
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• 제35권4호
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• pp.403-412
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• 2022

Background: Most pain management techniques for challenging procedures are still performed under the guidance of the C-arm fluoroscope although it is sometimes difficult for even experienced clinicians to understand the modified three-dimensional anatomy as a two-dimensional X-ray image. To overcome these difficulties, the development of a virtual simulator may be helpful. Therefore, in this study, the authors developed a virtual simulator and presented its clinical application cases. Methods: We developed a computer program to simulate the actual environment of the procedure. Computed tomography (CT) Digital Imaging and Communications in Medicine (DICOM) data were used for the simulations. Virtual needle placement was simulated at the most appropriate position for a successful block. Using a virtual C-arm, the authors searched for the position of the C-arm at which the needle was visualized as a point. The positional relationships between the anatomy of the patient and the needle were identified. Results: For the simulations, the CT DICOM data of patients who visited the outpatient clinic was used. When the patients revisited the clinic, images similar to the simulated images were obtained by manipulating the C-arm. Transforaminal epidural injection, which was difficult to perform due to severe spinal deformity, and the challenging procedures of the superior hypogastric plexus block and Gasserian ganglion block, were successfully performed with the help of the simulation. Conclusions: We created a pre-procedural virtual simulation and demonstrated its successful application in patients who are expected to undergo challenging procedures.

• 정보교육학회논문지
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• 제15권4호
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• pp.533-542
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• 2011

본 논문은 PBL 기반 프로그래밍 교육방법에 기초하여 라인트레이서의 주행 알고리즘을 중심 학습 요소로 선정하였다. 본 논문에서는 스크래치 웹 코스웨어를 개발하여 로봇 프로그래밍 교육 발전에 걸림돌로 작용하는 과도한 비용 문제나 시간적, 공간적인 제약과 같은 환경적 여건의 부족 문제를 해소하기 위해, 라인트레이서 동작 시뮬레이션 스크래치 프로그램 및 교육 프로그램을 제안하였다. 그리고 실험 수업을 통해 초등 교육 현장에 적용함으로써 논리적 사고력과 문제 해결력에 미치는 영향을 검증하였다.

• 한국초전도ㆍ저온공학회논문지
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• 제7권1호
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• pp.9-12
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• 2005

We have constructed an RSFQ 4-bit Arithmetic Logic Unit (ALU) in a pipelined structure. An ALU is a core element of a computer processor that performs arithmetic and logic operation on the operands in computer instruction words. We have simulated the circuit by using Josephson circuit simulation tools. We used simulation tools of XIC, $WRspice^{TM}$, and Julia. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The RSFQ 1-bit block of ALU used in constructing the 4-bit ALU was consisted of three DC current driven SFQ switches and a half-adder. By commutating output ports of the half adder, we could produce AND, OR, XOR, or ADD functions. The circuit size of the 4-bit ALU when fabricated was 3 mm x 1.5 mm, fitting in a 5 mm x 5mm chip. The fabricated 4-bit ALU operated correctly at 5 GHz clock frequency. The chip was tested at the liquid-helium temperature.

• Progress in Superconductivity
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• 제6권2호
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• pp.104-107
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• 2005

We have developed and tested an RSFQ 4-bit Arithmetic Logic Unit (ALU) based on half adder cells and de switches. ALU is a core element of a computer processor that performs arithmetic and logic operations on the operands in computer instruction words. The designed ALU had limited operation functions of OR, AND, XOR, and ADD. It had a pipeline structure. We have simulated the circuit by using Josephson circuit simulation tools in order to reduce the timing problem, and confirmed the correct operation of the designed ALU. We used simulation tools of $XIC^{TM},\;WRspice^{TM}$, and Julia. The fabricated 4-bit ALU circuit had a size of $\3000{\ cal}um{\times}1500{\cal}$, and the chip size was $5{\cal} mm{\times}5{\cal}mm$. The test speeds were 1000 kHz and 5 GHz. For high-speed test, we used an eye-diagram technique. Our 4-bit ALU operated correctly up to 5 GHz clock frequency. The chip was tested at the liquid-helium temperature.

• 전자공학회논문지CI
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• 제38권6호
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• pp.82-92
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• 2001

본 논문은 셀룰러 폰, PDA, 노트북 등과 같은 휴대 단말 시스템에서 내장형으로 사용될 수 있는 32비트 RISC 코어 구현에 대해서 기술하였다. RISC 코어는 ARM$\circled$V4 명령어 셋을 따르며 전형적인 5단 파이프 라인으로 동작한다. 또한 보다 향상된 코드 밀도를 위해 Thumb 코드를 지원하고, 파이프라인 레지스터의 동적 전력 관리 기법을 사용한다. RTL 수준에서 VHDL로 모델링된 코어는 ADS의 ARMulator와 비교 검증되었으며 평균 CPI는 1.44이다. 검증이 완료된 코어는 $0.6{\mu}m$ CMOS 1-poly 3-metal 셀라이브러리를 사용하여 합성 및 레이아웃되었으며 크기는 약 41,000 게이트이고, 예상 동작주파수는 45 MHz이다.

• 한국지반공학회:학술대회논문집
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• 한국지반공학회 2002년도 봄 학술발표회 논문집
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• pp.445-452
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• 2002

In the field of civil and geotechnical engineering, students conduct a variety of soil tests to fulfill undergraduate soil mechanics course requirement. There is a range of problems in soil laboratory instruction, such as, some students not getting hands on experience of conducting tests because of inadequate number of apparatus, time constraints and inability in exciting students to seriously conduit the experiments, However when these laboratory soil tests are simulated with multimedia interaction ann visualization techniques, the students conceptual understanding of soil mechanics is enhanced. The simulation program for website teaching is a computer based instructional package intended to complement, and potentially replace, some physical testing in a real soil laboratory. The overall aim of this project is to develop an experimental simulation program toward active learning and development of critical thinking skills, including data interpretation, understanding of the precesses and influential factors, and problem solving. Therefore enable students to access website to team experimental procedure at any time or place.

• 한국인터넷방송통신학회논문지
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• 제19권1호
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• pp.239-245
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• 2019

RISC-V는 프로세서의 혁신을 위하여 개방형 표준 협력을 통하여 개발된 무료이며 개방된 명령어집합 아키텍처 프로세서이다. 산업체와 학계의 협동으로 태동한 RISC-V는 프로세서 구조에 새로운 수준의 하드웨어 및 소프트웨어의 자유를 가져다주면서 확장 가능하기 때문에, 향후 50 년의 컴퓨터 설계와 혁신에 견인차 역할을 할 것으로 기대된다. 본 논문에서는 RISC-V가 개발되고 도입됨에 따라, 산술논리, 메모리, 분기, 제어 및 상태레지스터, 환경호출 및 중단점으로 구성된 명령어 아키텍처를 고찰하고 특징을 살펴보았다. 또한 Verilog를 이용하여 설계된 RISC-V 프로세서를 ModelSim으로 모의실행하고 Quartus-II로 합성한 결과, RISC-V의 38 개 명령어를 성공적으로 수행할 수 있었다.

• 한국산학기술학회논문지
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• 제17권3호
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• pp.699-707
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• 2016

중앙처리장치를 중심으로 하는 각종 내장형 시스템은 현재 각종 산업에 매우 광범위하게 쓰이고 있다. 특히 사물인터넷 등의 deeply embedded (심층 내장형) 시스템은 저비용, 소면적, 저전력, 빠른 시장 출시, 높은 코드 밀도 등을 요구한다. 본 논문에서는 이러한 요구 조건을 만족시키는 중앙처리장치를 제안하고, 이를 중심으로 한 시스템온칩 플랫폼을 소개한다. 제안하는 중앙처리장치는 16 비트라는 짧은 명령어로만 이루어진 확장형 명령어 집합 구조를 갖고 있어 코드 밀도를 높일 수 있다. 그리고, 다중사이클 아키텍처, 카운터 기반 제어 장치, 가산기 공유 등을 통하여 로직 게이트가 차지하는 면적을 줄였다. 이 코어를 중심으로, 코프로세서, 명령어 캐시, 버스, 내부 메모리, 외장 메모리, 온칩디버거 및 주변 입출력 장치들로 이루어진 시스템온칩 플랫폼을 개발하였다. 개발된 시스템온칩 플랫폼은 변형된 하버드 구조를 갖고 있어, 메모리 접근 시 필요한 클락 사이클 수를 감소시킬 수 있었다. 코어를 포함한 시스템온칩 플랫폼은 상위 언어 수준과 어셈블리어 수준에서 모의실험 및 검증하였고, FPGA 프로토타이핑과 통합형 로직 분석 및 보드 수준 검증을 완료하였다. $0.18{\mu}m$ 디지털 CMOS 공정과 1.8V 공급 전압 하에서 ASIC 프론트-엔드 게이트 수준 로직 합성 결과, 50MHz 동작 주파수에서 중앙처리장치 코어의 논리 게이트 개수는 7700 수준이었다. 개발된 시스템온칩 플랫폼은 초소형 보드의 FPGA에 내장되어 사물인터넷 분야에 응용된다.

• 정보교육학회논문지
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• 제24권3호
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• pp.243-254
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• 2020

인공지능 인력을 양성하기 위해 주요국에서는 초등학교에서부터 인공지능 교육을 제공하고자 하는 노력을 기울이고 있다. 초등학교에서 인공지능 교육을 도입하기 위해서는 초등학생 수준을 고려한 교육과정과 내용이 필요하다. 본 연구는 초등학생의 인공지능 교육을 목적으로 언플러그드 수준의 조작을 통해 인공지능이 학습하는 원리를 체험하는 교육 콘텐츠를 개발하였다. 개발한 교육 콘텐츠는 문장의 정서를 판단하는 인공지능으로 주제를 선정하였고, 문제를 해결하기 위해 데이터 속성을 도출하여 수집하고 인공지능이 학습하는 과정을 시뮬레이션하여 문제를 해결하는 과정으로 구성하였다. 연구결과, 인공지능에 대한 태도가 사전보다 사후에 증가하였고, 과제 수행률이 평균 85%로 나타나 제안하는 인공지능 교육 콘텐츠가 교육적 의의가 있음을 보여주었다.

• 한국인터넷방송통신학회논문지
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• 제20권4호
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• pp.135-141
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• 2020

오늘날 서버, 데스크탑, 노트북과 같은 범용 컴퓨터뿐만이 아니라, 가전, 임베디드 시스템에서 중앙처리장치는 대부분 멀티코어 프로세서로 구성된다. 멀티코어 프로세서의 성능향상을 위하여, 토마술로 알고리즘을 적용한 비순차실행 프로세서를 각 코어 프로세서로 이용하는 것이 요구된다. 토마술로 알고리즘을 적용한 비순차실행 프로세서는 명령어 간의 종속성이 없고 피연산자가 준비된 명령어를 순서와 관계없이 먼저 실행하고, 분기어 너머로 예측실행을 수행함으로써, 모든 명령어를 순서대로 실행하는 순차실행 프로세서보다 성능을 크게 높일 수가 있다. 본 논문에서는 VHDL의 레코드 데이터형을 이용하여 토마술로 알고리즘을 이용하는 비순차실행 프로세서를 설계하고, GHDL로 검증하였다. 모의실험 결과, ARM 명령어로 구성된 프로그램에 대한 연산을 성공적으로 수행할 수 있었다.