• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 청정기술
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• 제29권4호
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• pp.255-261
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• 2023

파워반도체는 전력의 변환, 변압, 분배 및 전력제어 등을 감당하는데 사용되는 반도체이다. 최근 세계적으로 고전압 파워반도체의 수요는 다양한 산업분야에 걸쳐 증가하고 있는 추세이며 해당 산업에서는 고전압 IGBT 부품의 최적화 연구가 절실한 상황이다. 고전압 IGBT개발을 위해서 wafer의 저항값 설정과 주요 단위공정의 최적화가 완성칩의 전기적특성에 큰 변수가 되며 높은 항복전압(breakdown voltage) 지지를 위한 공정 및 최적화 기술 확보가 중요하다. 식각공정은 포토리소그래피공정에서 마스크회로의 패턴을 wafer에 옮기고, 감광막의 하부에 있는 불필요한부분을 제거하는 공정이고, 이온주입공정은 반도체의 제조공정 중 열확산기술과 더불어 웨이퍼 기판내부로 불순물을 주입하여 일정한 전도성을 갖게 하는 과정이다. 본 연구에서는 IGBT의 3.3 kV 항복전압을 지지하는 ring 구조형성의 중요한 공정인 field ring 식각실험에서 건식식각과 습식식각을 조절해 4가지 조건으로 나누어 분석하고 항복전압확보를 위한 안정적인 바디junction 깊이형성을 최적화하기 위하여 TEG 설계를 기초로 field ring 이온주입공정을 4가지 조건으로 나누어 분석한 결과 식각공정에서 습식 식각 1스텝 방식이 공정 및 작업 효율성 측면에서 유리하며 링패턴 이온주입조건은 도핑농도 9.0E13과 에너지 120 keV로, p-이온주입 조건은 도핑농도 6.5E13과 에너지 80 keV로, p+ 이온주입 조건은 도핑농도 3.0E15와 에너지 160 keV로 최적화할 수 있었다.

• 마이크로전자및패키징학회지
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• 제17권4호
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• pp.49-60
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• 2010

최근 휴대폰, PDA 등과 같은 모바일 전자 기기들의 사용이 급증하면서 다기능, 고성능, 초소형의 패키지가 시장에서 요구되고 있다. 따라서 사용되는 패키지의 크기도 더 작아지고 얇아지고 있다. 패키지에 사용되는 실리콘 다이 및 기판의 두께가 점점 얇아지면서 휨 변형, 크랙 발생, 및 기타 여러 신뢰성 문제가 크게 대두되고 있다. 이러한 신뢰성 문제는 서로 다른 패키지 재료의 열팽창계수의 차이에 의하여 발생된다. 따라서 초박형의 패키지의 경우 적절한 패키지물질과 두께 및 크기 등의 선택이 매우 중요하다. 본 논문에서는 현재 모바일 기기에 주로 사용되고 있는 CABGA, fcSCP, SCSP 및 MCP (Multi-Chip Package) 패키지에 대하여 휨과 응력의 특성을 수치해석을 통하여 연구하였다. 특히 휨 현상에 영향을 줄 수 있는 여러 중요 인자들, 즉 EMC 몰드의 두께 및 물성(탄성계수 및 열팽창 계수), 실리콘 다이의 두께와 크기, 기판의 물성 등이 휨 현상에 미치는 영향을 전반적으로 고찰하였다. 이를 통하여 휨 현상 메커니즘과 이를 제어하기 위한 중요 인자를 이해함으로써 휨 현상을 최소화 하고자 하였다. 휨 해석 결과 가장 큰 휨 값을 보인 SCSP에 대하여 실험계획법의 반응표면법을 이용하여 휨이 최소화되는 최적 조합을 구하였다. SCSP 패키지에서 휨에 가장 큰 영향을 미치는 인자는 EMC 두께 및 열팽창 계수, 기판의 열팽창계수, 그리고 실리콘 다이의 두께였다. 궁극적으로 최적화 해석을 통하여 SCSP의 휨을 $10{\mu}m$로 줄일 수 있음을 알 수 있었다.

• 전기화학회지
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• 제5권3호
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• pp.125-130
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• 2002

다공성 그물구조 금속을 반도체 칩 방열재료로써 활용하기 위한 실험을 실시하였다. 이를 위해 다공성 그물구조 구리와 반도체 칩 사이의 열팽창 차이를 최소화하기 위한 시도로써 다공성 구리에 대한 Fe/Ni 합금전착을 수행하였다. Fe/Ni 합금전착 실험으로 표준 Hull Cell을 구성하고 전류밀도 분포에 따른 Fe/Ni 합금층 내의 조성변화를 관찰하였으며, 실험결과 합금전착시 이상공석현상으로 인하여 전해액의 교반정도에 따라 합금층 조성이 크게 영향을 받는 것으로 나타났다. 본 실험에서는 paddle type 교반기를 사용하여 전해질의 확산을 제어하는 방법으로 원하는 조성의 Fe/Ni 합금층을 얻을 수 있었으며, 얻어진 Fe/Ni 후막을 대상으로 TMA 열분석을 실시한 결과 구리에 비해 훨씬 낮은 열팽창율을 보이는 것으로 나타났다. 또한, 본 실험에서 Fe/Ni 합금전착을 통하여 제작한 다공성 그물구조 금속을 대상으로 방열성능을 측정한 결과 구리 평판 대비 최대 2배 이상의 방열성능을 보여 반도체 칩 방열재료로의 활용 가능성을 높여 주었다.

• 한국광학회지
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• 제6권3호
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• pp.188-200
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• 1995

파장 13nm의 연 X-선을 사용하여 초고밀도 반도체 칩을 네작할 수 있는 고분해능의 투사 결상용 2-반사경계(배율=1)을 설계하였다. 등배율(1:1)의 광학계는 holosymmetric system으로 구성하였을 때 코마와 왜곡수차가 완전히 제거되는 이점을 갖는다. 2-반사경 holosymmetric system에서 추가적으로 구면수차를 제거하기 위해 두 반사경을 동일한 포물면으로 만들고 두 반사경 사이 거리를 조절하여 비점수차와 Petzval 합이 상쇄되게 함으로써 상면만곡 수차를 보정하였다. 이렇게 구한 aplanat flat-field 포물면 2-반사경 holosymmetric system은 크기가 작고 광축회전대칭의 간단한 구조를 가지면 중앙부 차폐가 아주 작다는 특징을 갖고 있다. 이 반사경계에 대해 잔류 수차, spot diagrams, 회절효과가 고려된 NTF의 분석 등을 통해 연 X-선 리소그라피용 투사 광학계로서의 성능이 조사된 결과, $0.25\mum$및. $0.18\mum$의 해상도가 얻어지는 상의 최대 크기가 각각 4.0mm, 2.5mm로 구해졌고 초점심도는 각각 $2.5.\mu$m, $2.4.\mum$로 얻어졌다. 그러므로 이 반사경계는 256Mega DRAM 및 1Giga DRAM의 반도체 칩 제작의 연구에 응용될 수 있다.

• 마이크로전자및패키징학회지
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• 제19권2호
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• pp.7-15
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• 2012

최근 모바일 기기에 적용되는 반도체 패키지는 초소형, 초박형 및 다기능을 요구하고 있기 때문에 다양한 실리콘 칩들이 다층으로 수직 적층된 패키지의 개발이 필요하다. 패키지 및 실리콘 칩의 두께가 계속 얇아지면서 휨 현상, 크랙 및 여러 다른 형태의 파괴가 발생될 가능성이 많다. 이러한 문제는 패키지 재료들의 열팽창계수의 차 및 패키지의 구조적인 설계로 인하여 발생된다. 본 연구에서는 4층으로 적층된 FBGA 패키지의 휨 현상 및 응력을 수치해석을 통하여 상온과 리플로우 온도 조건에서 각각 분석하였다. 상온에서 가장 적은 휨을 보여준 경우가 리플로우 공정 조건에서는 오히려 가장 큰 휨을 보여 주고 있다. 본 연구의 물성 조건에서 패키지의 휨에 가장 큰 영향을 미치는 인자는 EMC의 열팽창계수, EMC의 탄성계수, 다이의 두께, PCB의 열팽창계수 순이었다. 휨을 최소화하기 위하여 패키지 재료들의 물성들을 RMS 기법으로 최적화한 결과 패키지의 휨을 약 $28{\mu}m$ 감소시킬 수 있었다. 다이의 두께가 얇아지게 되면 다이의 최대 응력은 증가한다. 특히 최상부에 위치한 다이의 끝 부분에서 응력이 급격히 증가하기 시작한다. 이러한 응력의 급격한 변화 및 응력 집중은 실리콘 다이의 파괴를 유발시킬 가능성이 많다. 따라서 다이의 두께가 얇아질수록 적절한 재료의 선택 및 구조 설계가 중요함을 알 수 있다.

• 한국산학기술학회논문지
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• 제20권6호
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• pp.604-609
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• 2019

본 논문에서는 열경화성 폴리이미드를 정전용량형 습도센서의 감습재료로 사용하여 공정이 간단한 IDT(Interdigitated) 전극을 갖는 정전용량형 습도센서를 제작하고 특성을 측정 및 분석하였다. 먼저 일정한 용량값을 얻기 위하여 용량형 센서의 전극 수, 전극의 두께와 간격 및 폴리이미드 감습막의 두께 등을 최적화하여 마스크 설계 및 제작을 했으며, 실리콘 기판 상에 반도체 공정 장비를 이용하여 정전용량형 습도센서를 제작하였다. 제작된 센서의 면적은 $1.56{\times}1.66mm^2$ 이며, 전극의 넓이와 전극간 폭은 동일하게 각각 $3{\mu}m$, 센서의 감도를 위해 전극 수를 166개, 전극의 길이는 1.294mm로 제작하였다. 그런 다음 센서 특성을 측정하기 위해 PCB상에 패키징 하였다. $25^{\circ}C$ 챔버 환경에 센서를 삽입하고 LCR Meter에 연결하여 1V, 20kHz를 인가한 상태에서 20%RH에서 90%RH까지 습도변화에 대한 용량값 변화를 측정하였다. 제작된 정전용량형 습도센서의 측정 결과 감도는 26fF/%RH, 선형 특성 < ${\pm}2%RH$ 그리고 히스테리시스는 < ${\pm}2.5%RH$를 얻을 수 있었다.

• 예술인문사회 융합 멀티미디어 논문지
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• 제7권1호
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• pp.219-227
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• 2017

현재 군 지휘정보체계는 반도체칩이 장착된 전자기기의 활용도가 높으며, 최신 정보통신기술 발전에 따라 그 비중은 더욱 증가할 것으로 예상된다. 전기를 사용하는 전자기기의 경우 고출력 전기신호에 대한 일정한 내성을 보유하고 있다. 이러한 전자기기 내성을 기준화 한 것이 EMC 규격이다. 한편 원자력 연구원에서는 서울 상공 100km지점에서 10kt급의 핵폭발이 발생할 경우 반경 170km 지역까지 고출력전자기파가 발생하여 해당지역 대부분 전자장비에 피해가 예상된다는 시뮬레이션 결과를 발표한 바 있다. 이러한 경우 발생하는 영향을 방호하기 위한 기준은 EMP 방호 규격으로 정의된다. 대부분의 상용 전자기기의 경우 EMC 기준은 충족하지만 EMP 기준을 충족하는지의 여부를 확인할 수가 없다. EMP 방호기준 충족여부를 확인하기 위한 장비와 절차가 쉽지 않고 비용적인 측면이 있기 때문이다. 보통 부득이한 경우를 제외하고는 EMP 방호기준 충족여부에 대해서는 검증하지 않는 실정이다. 이점을 고려하여 본 연구에서는 EMC-EMP 상관관계 분석을 통하여 일반 전자기기의 EMP 방호능력에 대해서 확인하고 이를 바탕으로 EMP 방호능력 향상방안을 확인하였다.

• 한국정보통신학회논문지
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• 제12권7호
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• pp.1218-1226
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• 2008

반도체 집적 기술의 발달과 컴퓨터에서 멀티미디어 기능의 사용이 많아지면서 보다 많은 기능들이 하드웨어로 구현되기를 원하는 요구가 증가되고 있다. 그래서 현재 사용되는 대부분의 32 비트 마이크로프로세서는 정수 곱셈기를 하드웨어로 구현하고 있다. 그러나 나눗셈기는 기존의 알고리즘인 SRT 알고리즘의 방식이 하드웨어 구현상의 복잡도와 느린 동작 속도로 인해 특정 마이크로프로세서에 한해서만 하드웨어로 구현되고 있다. 본 논문에서는 'w bit $\times$ w bit = 2w bit' 곱셈기를 사용하여 $\frac{N}{D}$ 정수 나눗셈을 수행하는 알고리즘을 제안한다. 즉, 제수 D 의 역수를 구하고 이를 피제수 N 에 곱해서 정수 나눗셈을 수행한다. 본 논문에서는 제수 D 가 '$D=0.d{\times}2^L$, 0.5<0.d<1.0'일 때, '$0.d{\times}1.g=1+e$, $e<2^{-w}$'가 되는 '$\frac{1}{D}$'의 근사 값 '$1.g{\times}2^{-L}$'을 가칭 상역수라고 정의하고, 상역수를 구하는 알고리즘을 제안하고, 이렇게 구한 상역수 '$1.g{\times}2^{-L}$'을 피제수 N에 곱하여 $\frac{N}{D}$ 정수 나눗셈을 수행한다. 제안한 알고리즘은 정확한 역수를 계산하기 때문에 추가적인 보정이 요구되지 않는다. 본 논문에서 제안하는 알고리즘은 곱셈기만을 사용하므로 마이크로프로세서를 구현할 때 나눗셈을 위한 추가적인 하드웨어가 필요 없다. 그리고 기존 알고리즘인 SRT 방식에 비해 빠른 동작속도를 가지며, 워드 단위로 연산을 수행하기 때문에 기존의 나눗셈 알고리즘보다 컴파일러 작성에도 적합하다. 따라서, 본 논문의 연구 결과는 마이크로프로세서 및 하드웨어 크기에 제한적인 SOC(System on Chip) 구현 등에 폭넓게 사용될 수 있다.

• 대한전자공학회논문지SD
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• 제48권5호
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• pp.25-33
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• 2011

본 논문에서는 CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 0.13um CMOS 3단 파이프라인 ADC를 제안한다. 통상 CIS에 사용되는 아날로그 회로에서는 수용 가능한 조도 범위를 충분히 확보하기 위해 높은 전원전압을 사용하여 넓은 범위의 아날로그 신호를 처리한다. 그 반면, 디지털 회로에서는 전력 효율성을 위해 낮은 전원전압을 사용하므로 제안하는 ADC는 해당 전원전압들을 모두 사용하여 넓은 범위의 아날로그 신호를 낮은 전압 기반의 디지털 데이터로 변환하도록 설계하였다. 또한 2개의 잔류 증폭기에 적용한 증폭기 공유기법은 각 단의 증폭동작에 따라 전류를 조절함으로써 증폭기의 성능을 최적화 하여 전력 효율을 더욱 향상시켰다. 동일한 구조를 가진 3개의 FLASH ADC에서는 인터폴레이션 기법을 통해 비교기의 입력 단 개수를 절반으로 줄였으며, 프리앰프를 제거하여 래치만으로 비교기를 구성하였다. 또한 래치에 입력 단과 출력 단을 분리하는 풀-다운 스위치를 사용하여 킥-백 잡음으로 인한 문제를 최소화하였다. 기준전류 및 전압회로에서는 온-칩 저 전력 전압구동회로만으로 요구되는 정착시간 성능을 확보하였으며, 디지털 교정회로에는 신호특성에 따른 두 종류의 레벨-쉬프트 회로를 두어 낮은 전압의 디지털 데이터가 출력되도록 설계하였다. 제안하는 시제품 ADC는 0.35um thick-gate-oxide 트랜지스터를 지원하는 0.13um CMOS로 제작되었으며, 측정된 DNL 및 INL은 10비트에서 각각 최대 0.42LSB, 1.19LSB 수준을 보이며, 동적 성능은 50MS/s 동작속도에서 55.4dB의 SNDR과 68.7dB의 SFDR을 보인다. 시제품 ADC의 칩 면적은 0.53$mm^2$이며, 2.0V의 아날로그 전압, 2.8V 및 1.2V 등 두 종류의 디지털 전원전압에서 총 15.6mW의 전력을 소모한다.