• 한국산업융합학회 논문집
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• 제24권5호
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• pp.641-644
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• 2021

Wearable devices and IoT are being utilized in various fields, where all systems are developing in the direction of multi-functionality, low power consumption, and high speed. In this paper, we propose a DC -DC Step-down C onverter for IoT smart devices. The proposed DC -DC Step-down converter is composed of a control block of the power supply stage. It also consists of an overheat protection circuit, under-voltage protection circuit, an overvoltage protection circuit, a soft start circuit, a reference voltage circuit, a lamp generator, an error amplifier, and a hysteresis comparator. The proposed DC-DC converter was designed and fabricated using a Magnachip / Hynix 180nm CMOS process, 1-poly 6-metal, the measured results showed a good match with the simulation results.

• 대한의용생체공학회:의공학회지
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• 제16권4호
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• pp.415-424
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• 1995

Combined models, specified by two or more modeling formalisms, can represent a wide variety of complex systems. This paper describes a methodology for the development of combined models in two model types of discrete event and continuous process. The methodology is based on transformation of continuous state space into discrete one to homomorphically represent dynamics of continuous processes in discrete events. This paper proposes a formal structure which can combine model of the DES and the CS within a framework. The structure employs the DEVS formalism for the DES models and differential or polynomial equations for the CS models. To employ the proposed structure to specify a DEVS/CS combined model, a modeler needs to take the following steps. First, a modeler should identify events in the CS and transform the states of the CS into the DES. Second, a modular employs the formalism to specify the system as the DES. Finally, a moduler developes sub-models for the CS and continguos states of the DES and establishs one-to-one correspondence between the sub-models and such states. The proposed formal structre has been applied to develop a DEVS/CS combined model for the human cardiovascular system. For this, the cardiac cycle is partitioned into a set of phases based on events identified through observation. For each phase, a CS model has been developed and associated with the phase. To validate the DEVS/CS combined model developed, then simulate the model in the DEVSIM + + environment, which is a model simulation results with the results obtained from the CS model simulation using SPICE. The comparison shows that the DEVS/CS combined model adequately represents dynamics of the human heart system at each phase of cardiac cycle.

• 한국산학기술학회논문지
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• 제12권12호
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• pp.5832-5837
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• 2011

본 논문에서는 1 ${\mu}m$ CMOS 공정을 사용하여 LED 구동회로용 과열방지회로를 제안하였다. 제안하는 과열 방지회로는 $120^{\circ}C$에서 동작하며 $90^{\circ}C$에서 차단되도록 설계하였으며, 공정 오차에 따른 과열방지회로의 특성 변화가 많이 감소되었다. 세 가지 공정변화에 따른 특성 변화를 본 결과 제안하는 과열방지회로의 시뮬레이션 결과는 기존의 BJT 전류미러 방식의 과열방지회로보다 공정에 따른 온도변화가 약 7 % 줄어드는 것을 확인하였다. 또한 가상의 LED 구동회로에 연결하였을 때 과열로부터 LED 구동회로를 보호하는 것을 확인하였다.

• 한국산학기술학회논문지
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• 제15권2호
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• pp.1051-1058
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• 2014

본 논문에서는 PSPICE 프로그램을 이용하여 멤리스터 소자의 전기적 특성을 해석하였다. 멤리스터의 PSPCE 회로해석을 위한 모델링을 제안하고, 멤리스터의 전류-전압 특성을 분석하였고, 멤리스터의 입력전압에 따른 비선형 저항의 변화를 DC해석과 과도해석을 통하여 확인하였다. 또한, 멤리스터 저항의 직렬과 병렬연결에 따른 특성변화를 보았다. 한편, 멤리스터와 커패시터로 이루어진 M-C 회로를 구성하여 충전과 방전특성의 변화를 종래의 R-C회로와 비교분석하였다. 250 Hz의 구형파 입력신호 인가 시, 멤리스터-커패시터 회로의 경우에, 상승시간(Tr) 0.58 ms, 하강 시간 (Tf) 1.6 ms, 지연시간 0.6ms를 나타내었다.

• 한국산업융합학회 논문집
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• 제21권6호
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• pp.265-271
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• 2018

DC-DC buck converter is a critical building block in the power management integrated circuit (PMIC) architecture for the portable devices such as cellular phone, personal digital assistance (PDA) because of its power efficiency over a wide range of conversion ratio. To ensure a safe operation, avoid unexpected damages and enhance the reliability of the converter, fully-integrated protection circuits such as over voltage protection (OVP), under voltage lock out (UVLO), startup, and thermal shutdown (TSD) blocks are designed. In this paper, these three fully-integrated protection circuit blocks are proposed for use in the DC-DC buck converter. The buck converter with proposed protection blocks is operated with a switching frequency of 1 MHz in continuous conduction mode (CCM). In order to verify the proposed scheme, the buck converter has been designed using a 180 nm CMOS technology. The UVLO circuit is designed to track the input voltage and turns on/off the buck converter when the input voltage is higher/lower than 2.6 V, respectively. The OVP circuit blocks the buck converter's operation when the input voltage is over 3.3 V, thereby preventing the destruction of the devices inside the controller IC. The TSD circuit shuts down the converter's operation when the temperature is over $85^{\circ}C$. In order to verify the proposed scheme, these protection circuits were firstly verified through the simulation in SPICE. The proposed protection circuits were then fabricated and the measured results showed a good matching with the simulation results.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.114-121
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• 2001

능동제어형 전계방출 디스플레이의 전자공급원으로서 능동제어형 전계 에미터 어레이의 회로모델이 제안되었다. 능동제어형 전계 에미터 어레이는 전계방출을 안정화시키고 저전력구동을 위한 수소화 된 비정질 실리콘 박막 트랜지스터와 Spindt형 Mo 전계 에미터 어레이로 구성되었고 같은 유리기판 위에 제작되었다. 비정질 박막 트랜지스터와 Spindt형 Mo 전계 에미터 어레이의 전기적 특성으로부터 추출된 기본 모델 변수는 제안된 능동제어형 전계 에미터 어레이 회로모델에 입력되었고 SPICE 회로 시뮬레이터를 사용하여 특성을 분석하였다. 제작된 소자의 측정값과 DC 시뮬레이션 결과를 비교한 결과 두 값이 상당히 일치함으로써 등가회로 모델의 정확성을 확인하였다. 또한 제작된 소자의 transient 시뮬레이션 결과 전계 에미터 어레이의 게이트 커패시턴스와 TFT의 구동능력이 반응시간에 가장 크게 영향을 끼치고 있음을 확인하였다. 제작된 능동제어형 전계방출 에미터 어레이는 pulse width modulation으로 구동하는 경우 15㎲의 반응시간을 얻었고 이 값으로는 4bit/color의 계조(gray scale)표현이 가능하였다.

• 전자공학회논문지
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• 제52권10호
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• pp.33-46
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• 2015

본 논문에서는 ITRS(International Technology Roadmap for Semiconductors)를 따라 스케일 다운된 FinFET 소자의 디지털 및 아날로그 회로의 성능을 예측했다. 회로 성능의 정확한 예측을 위해 기생 커패시턴스와 기생 저항 모델을 개발해 3D Technology CAD 해석 결과와 비교해 오차를 2 % 미만으로 달성했다. 기생 커패시턴스 모델은 conformal mapping 방식을 기반으로 모델링 되었으며, 기생 저항 모델은 BSIM-CMG에 내장된 기생 저항 모델을 핀 확장 영역 구조 변수($L_{ext}$) 변화에 따른 기생 저항 성분 변화를 반영 할 수 있도록 개선했다. 또한, 공정 단위 변화에 대해 소자의 전압전류의 DC 특성을 반영하기 위해 BSIM-CMG 모델의 DC 피팅을 진행하는 알고리즘을 개발했다. BSIM-CMG에 내장된 기생 모델을 본 연구에서 개발한 저항과 커패시턴스 모델로 대체해 압축 모델 내부에 구현하여, SPICE 시뮬레이션을 통해 스케일 다운된 FinFET 소자의 $f_T$, $f_{MAX}$, 그리고 링 오실레이터와 공통 소스 증폭기의 기생 성분으로 인한 특성변화를 분석했다. 정확한 기생 성분 모델을 적용해 5 nm FinFET 소자까지 회로 특성을 정량적으로 제시했다. 공정 단위가 감소함에 따라 소자의 DC 특성이 개선될 뿐만 아니라 기생 성분의 영향이 감소하여, 회로 특성이 향상됨을 예측했다.

• 대한전자공학회논문지SD
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• 제37권6호
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• pp.85-96
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• 2000

Fully Differential 연산 증폭기 회로는 SCF(Switched Capacitor Filter), D/A 컴버터, A/D 컨버터, 통신 회로 등의 VLSI 설계시 외부 부하 구동에 필수적이다. 기존의 CMOS 연산 증폭기 회로는 CMOS 기술에 따른 여러 가지 단점을 갖는데 우선 큰 부하 용량에 대한 구동 능력이 양호하지 못하고, 집적도의 증가에 따른 전원 전압의 감소로 인해 입출력 전압의 동작 특성이 저하되어 전체 회로의 동특성 법위가 감소된다. 이러한 단잠들을 개선하기 위하여 출력부의 출력 스윙을 늘릴 수 있는 차동 출력 구조를 사용한 회로가 Fully Differential 연산 증폭기 회로이며, 단일 출력 구조의 연산 증폭기 보다 스윙 폭이 향상된다. Fully Differential 연산 증폭기의 구성에서 전류 미러가 그 성능을 결정하며, 따라서 큰 출력 스윙과 안정된 회로 동작을 위해서는 출력 저항이 크고, 기준 전류와의 정합이 잘 되는 전류 미러의 설계가 중요하다. 본 논문에서는 큰 출력 저항과 기준 전류와의 정합 특성이 우수한 새로운 전류 미러를 제시하였다. 출력 스윙을 키우고 전력 소모를 줄이기 위해 새로운 전류 미러를 사용하여 2단 증폭 형태의 Fully Differential 연산 증폭기를 설계하였으며, 설계한 증폭기는 레이아웃으로 구현하여 시뮬레이션 프로그램(SPICE3f)을 통하여 성능을 검증하였다.

• 전자공학회논문지 IE
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• 제49권1호
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• pp.18-23
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• 2012

본 논문에서 소형 휴대기기용 DC-DC 변환기를 위한 전압보호회로를 설계 하였다. 제안하는 전압보호회는 저전압 보호회로(UVLO)와 고전압 보호회로(OVP) 로 구성되며, 비교기와 바이어스 회로를 사용하여 구현하였다. XFAB $1{\mu}m$ CMOS 공정을 SPICE 모의실험을 통하여 특성 확인을 하였다. 모의실험 결과, 저전압 보호회로(UVLO)는 입력 전압이 4.8 V 이상이 되면 턴-온 되며, 4.2 V 이하가 되면 턴-오프가 되어 저전압의 입력전압이 인가될 때 회로의 오작동을 막을 수 있다. 고전압 보호회로(OVP)는 기준전압 3.8V 이상의 출력전압이 발생하였을 때 회로를 차단하여 소자의 파괴를 막아 안정성과 신뢰성을 높일 수 있다. 또 가상의 DC-DC 변환기 제어회로에 연결한 결과 전압의 이상에 따른 전압보호회로의 동작여부를 확인하였다. 본 논문에서 제안하는 전압보호회로는 DC-DC 변환기의 보호회로 셀로 유용하게 사용 될 것으로 사료된다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.115-122
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• 2004

본 논문에서는 전류모드 CMOS를 사용하여 다치 가산기 및 다치 승산기를 구현하였으며, 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 3치 T-게이트와 4치 T-게이트를 구현하였다. 구현된 다치 T-게이트를 조합하여 유한체 $GF(3^2)$의 2변수 3치 가산표와 승산표를 실현하는 회로를 구현하였으며, 이들 다치 T-게이트를 사용하여 유한체 $GF(4^2)$의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. 또한, Spice 시뮬레이션을 통하여 이 회로들에 대한 동자특성을 보였다. 다치 가산기 및 승산기들은 $1.5\mutextrm{m}$ CMOS 표준 기술의 MOSFET 모델 LEVEL 3을 사용하였고, 단위전류는 $15\mutextrm{A}$로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 구현한 전류모드 CMOS의 3치 가산기와 승산기, 4치 가산기와 승산기는 일정한 회선경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며 특히 차수 m이 증가하는 유한체의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합한 것으로 생각된다.