• 대한전자공학회논문지SD
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• 제39권7호
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• pp.1-6
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• 2002

본 연구에서는 나노 스케일 SOI 소자의 최적 설계를 위하여 multi-gate 구조인 Double 게이트, Triple 게이트, Quadruple 게이트 및 새로이 제안한 Pi 게이트 SOI 소자의 단채널 현상을 시뮬레이션을 통하여 분석하였다. 불순물 농도, 채널 폭, 실리콘 박막의 두께와 Pi 게이트를 위한 vertical gate extension 깊이 등을 변수로 하여 최적의 나노 스케일 SOI 소자는 Double gate나 소자에 비해 단채널 특성 및 subthreshold 특성이 우수하므로 채널 불순물 농도, 채널 폭 및 실리콘 박막 두께 결정에 있어서 선택의 폭이 넓음을 알 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 하계학술대회 논문집 C
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• pp.1585-1587
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• 2004

이중 에피층 구조를 가지는 SOI(Silicon-On-Insulator) LIGBT(Lateral Insulated Gate Bipolar Transistor)의 에피층 두께 변화에 따른 항복전압 특성을 분석하였다. 제안된 소자는 전하보상효과를 얻기 위해 n/p-epi의 이중 에피층 구조를 사용하였으며, 에피층 전체에 걸쳐서 전류가 흐를 수 있도록 하기 위해 trenched anode구조를 채택하였다. 본 논문에서는 n/p-epi층의 농도를 고정시킨 후 각각의 epi층의 두께를 변화시켜가며 simulation을 수행하였을 때 항복전압의 변화 및 표면과 epi층에서의 전계분포변화를 분석하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 1995년도 추계 학술발표 강연 및 논문개요집
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• pp.23-24
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• 1995

기존의 웨이퍼 박막속에 절연박막이 삽입된 SOI(Silicon On Insulator) 웨이퍼 구조와 관련한 반도체 기판 재료가 커다른 관심을 끌어 왔으나, SOI 평가기술은 아직까지 체계적으로 확립된 것이 없으며, DLTS(Deep Level Transient Spectroscopy) 등을 이용한 전기적 평가는 거의 이루어지지 않은 상태이다. 본 연구에서는 직접접합된 웨이퍼를 약 10um내외의 활성화층을 형성시킨 6인치 P-형 SOI 웨이퍼를 제작하여 DLTS로 측정, 평가를 하였고, DLTS 측정후 관찰될 수 있는 에어지 트랩(Energy Trap)과 후속 열처리에서의 트랩의 변화등을 관찰하여, 후속 열처리조건에 따른 접합된 SOI 웨이퍼 계면의 안정화된 조건을 확보하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 영호남학술대회 논문집
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• pp.301-306
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• 2000

This paper describes on the fabrication of a SOI substrate by SDB technology and electrochemical etch-stop. The surface of the thinned SDB SOI substrate is more uniform than that of grinding or polishing by mechanical method, and this process was found to be a very accurate method for SOI thickness control. During electrochemical etch-stop, leakage current versus voltage curves were measured for analysis of the open current potential(OCP) point, the passivation potential(PP) point and anodic passivation potential. The surface roughness and the controlled thickness selectivity of the fabricated a SDB SOI substrate were evaluated by using AFM and SEM, respectively.

• 한국전기전자재료학회논문지
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• 제16권12S호
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• pp.1255-1260
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• 2003

In order to reduce driving power consumption, we propose and fabricate a new structure of asymmetric SOI 1${\times}$2 thermo-optic switch that has a back side silicon trenched structure. Compared to conventional SOI thermo optic switches without heat sink structure, it shows an improvement of switching power reduction from about 4 watt to 1.8 watt without sacrificing cross talk of about 20 ㏈ at the light wavelength of 1.55 $\mu\textrm{m}$. Here we also described the main design consideration and fabrication procedure for the proposed device.

• 한국전기전자재료학회논문지
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• 제14권8호
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• pp.658-662
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• 2001

This paper describes on the fabrication and characteristics of hot-film type micro-flowsensors integrated with Pt-RTD(resistance thermometer device) and micro-heater on the SOI(Si-on-insulator) membrane and trench structures, in which MGO thin-film was used as medium layer in order to improve adhesion of Pt thin-film to SiO$_2$ layer. Output voltages increased due to increase of heat-loss from sensor to external. The output voltage was 250 nV at N$_2$ flow rate of 2000 sccm/min, heating power of 0.3 W. The response time($\tau$:63%) was about 42 msec when input flow was step-input. The results indicated that micro-flowsensors with the SOI membrane and trench structures have properties of a high-resolution and ow consume power.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제53권6호
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• pp.312-315
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• 2004

The monolayer of oxygen atoms sandwiched between the adjacent nanocrystalline silicon layers was formed by ultra high vacuum-chemical vapor deposition (UHV-CVD). This multilayer Si-O structure forms a new type of superlattice, semiconductor-atomic superlattice (SAS). According to the experimental results, high-resolution cross-sectional transmission electron microscopy (HRTEM) shows epitaxial system. Also, the current-voltage (Ⅰ-Ⅴ) measurement results show the stable and good insulating behavior with high breakdown voltage. It is apparent that the system may form an epitaxially grown insulating layer as possible replacement of silicon-on-insulator (SOI), a scheme investigated as future generation of high efficient and high density CMOS on SOI.

• 마이크로전자및패키징학회지
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• 제9권4호
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• pp.25-29
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• 2002

기존 홀 센서의 단점을 개선하기 위해서 트랜치를 이용한 수직 홀 센서를 제작하였다. 수직 홀 센서는 센서의 칩 표면에 수평 자계를 검출할 수 있으며, 홀 센서는 실리콘 직접 본딩 기술에 의해 제작된 SOI 기판 위에 제작하였다. 기판 아래의 $SiO_2$층과 마이크로머시닝에 의한 트랜치가 홀 센서의 동작 영역을 정의한다. 홀 센서의 감도는 150V/AT로 측정되었으며 안정된 값을 나타내었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 추계학술대회 논문집 전기물성,응용부문
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• pp.81-83
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• 2001

새로이 제안한 이중 애노드 LIGBT(Dual Anode LIGBT)는 빠른 스위칭을 위한 기존의 단락 애노드 구조를 캐소드의 양쪽에 위치시킴으로써 단락 애노드 구조가 갖는 부성저항영역을 효과적으로 제거했다. 뿐만 아니라 순방향전압강하 또한 기존의 분리된 단락 애노드 LIGBT (Seperate Shorted Anode LIGBT)에 비해 30%의 개선 효과를 갖는다.

• 한국진공학회지
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• 제13권1호
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• pp.1-8
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• 2004

양성자 주입과 웨이퍼접합기술을 접목한 ion-cut기술로서 SOI 웨이퍼를 제조하는 기술을 개발하고자 하였다. TRIM 전산모사결과 표준 SOI 웨이퍼 (200 nm SOI, 400 nm BOX) 제조를 위해서는 65 keV의 양성자주입이 요구됨을 알 수 있었다. 웨이퍼분리를 위한 최적 공정조건을 얻기 위해 조사선량과 열처리조건(온도 및 시간)에 따른 표면변화를 조사하였다. 실험결과 유효선량범위는 6∼$9\times10^{16}$ $H^{+}/\textrm{cm}^2$이며, 최적 아닐링조건은 $550^{\circ}C$에서 30분 정도로 나타났다. 주입된 수소의 깊이분포는 ERD(Elastic Recoil Detection)와 SIMS(Secondary Ion Mass Spectrometry)측정에 의해 실험적으로 확인되었다. 아울러 상해층의 미세구조 형성기구를 X-TEM측정을 통해 조사하였다.