• 전자통신동향분석
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• 제19권2호통권86호
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• pp.138-146
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• 2004

시스템 연결에 사용되는 프로토콜이 고속, 직렬화 됨에 따라 CDR이 내장된 SERDES 칩의 사용이 늘어나고 있다. 이에 Xilinx 나 Altera 사 등 FPGA 업체들이 SERDES를 FPGA 내장시킨 제품을 출시하기 시작하였다. 이러한 SERDES 임베디드 FPGA는 PCB 설계의 단순화와 신호무결성의 큰 이점이 있다. 본 고에서는 Altera 사의 SERDES 임베디드 FPGA, Stratix-GX 디바이스의 기가비트 트랜시버 ALTGXB 블록의 테스트에 관해 살펴본다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.303-317
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• 2013

Two novel clocking strategies for a high-speed multi-channel serializer-deserializer (SERDES) are proposed in this paper. Both of the clocking strategies are based on groups, which facilitate flexibility and expansibility of the SERDES. One clocking strategy is applicable to moderate parallel I/O cases, such as high density, short distance, consistent media, high temperature variation, which is used for the serializer array. Each group within the strategy consists of a full-rate phase-locked loop (PLL), a full-rate delay-locked loop (DLL), and two fixed phase alignment (FPA) techniques. The other is applicable to more awful I/O cases such as higher speed, longer distance, inconsistent media, serious crosstalk, which is used for the deserializer array. Each group within the strategy is composed of a PLL and two DLLs. Moreover, a half-rate version is chosen to realize the desired function of 1:2 deserializer. Based on the proposed clocking strategies, two representative ICs for each group of SERDES are designed and fabricated in a standard $0.18{\mu}m$ CMOS technology. Measurement results indicate that the two SERDES ICs can work properly accompanied with their corresponding clocking strategies.

• 한국통신학회논문지
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• 제36권10B호
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• pp.1150-1158
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• 2011

UBcN에서는 한 가입자가 UDTV나 3DTV와 같은 광대역 신호를 동시에 다수의 채널로 수신할 수 있게 하기 위하여 100 Mbps를 초과하는 전송률을 요구하고 있다. 최근에 FTTH를 위한 매체로서 댁내 일부에 광케이블을 사용하기 시작했지만, UTP는 여전히 가장 많이 사용되는 매체이고 UBcN 시대에도 널리 사용될 것이다. UBcN을 위해 광케이블이 포설되지 않은 곳에 UTP를 적용해야 한다면 현재로서는 1000BASE-T나 Vectorized VDSL2를 고려할 수 있다. 그러나 대부분의 가입자 댁내에는 2조 이하의 UTP가 포설되어 있으므로 4조의 UTP를 사용해야 하는 1000BASE-T나 3조의 UTP를 사용하는 Vectorized VDSL2를 적용하기 위해서는 추가적으로 UTP를 증설해야 한다. 이러한 문제를 해결하기 위하여 본 논문에서는 2조 UTP를 통하여 500 Mbps를 제공하는 500BASE-T 기술을 제안한다. 이 기술의 특징은 현존하는 1000BASE-T의 규격에서 PCS 상부에 속도 정합을 위한 부계층과 PCS 하부에 SERDES 부계층을 추가하여 구현된다. 속도 정합계층은 기존의 GMII와 호환이 되도록 하기 위한 것이다. 그리고 SERDES 부계층을 약간 수정하면 500 Mbps의 2조의 UTP를 250 Mbps의 1조 UTP로 용이하게 변경하여 사용할 수 있다. 이러한 기능들을 FPGA와 아날로그 보드를 이용하여 구현하였으며, 실험을 통하여 속도정합, 심벌벡터 동기, 전송률 등을 검증한다. 특히, 속도정함 부계층에서 enable 제어를 통하여 링크 효율을 증가함을 보여준다.

• 전기학회논문지
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• 제60권2호
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• pp.455-458
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• 2011

4:10 deserializer is proposed to recover 1:10 serial data using 1/4-rate clock. And then, 1/4-rate CDR(Clock and Data Recovery) circuit was designed for SERDES of high-speed serial display interface. The reduction of clock frequency using 1/4-rate clocking helps relax the speed limitation when higher data transfer is demanded. This circuit is composed of 1/4-rate sampler, PEL(Phase Error Logic), Majority Voting, Digital Filter, DPC(Digital to Phase Converter) and 4:10 deserializer. The designed CDR has been designed in a standard $0.18{\mu}m$ 1P6M CMOS technology and the recovered data jitter is 14ps in simulation.

• 대한전자공학회논문지SD
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• 제41권2호
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• pp.39-45
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• 2004

본 논문에서는 직렬 ATA 물리층에 대한 설계 및 칩 제작 후 테스트 결과와 성능 평가를 서술하였다. 직렬 ATA 의 물리층은 +/-250㎷ 의 전압 레벨과 1.5㎓ 속도를 지니는 차등 NRZ 직렬 데이터 스트림을 송신 및 수신하는 회로와 1.5㎓ 송신 PLL 회로, 수신된 1.5Gbps 직렬 데이터 스트림에서 데이터 및 송신 클럭을 복원하는 회로와 SERDES 회로 및 OOB 신호 발생 및 검파 회로 등으로 구성하였다. 설계된 직렬 ATA 물리층은 UMC 사의 0.18㎛ 표준 CMOS 공정을 이용하여 칩으로 제작 후 성능을 검증하였다. 특성 검토 결과 대부분 사양을 만족하였고, 데이터 전송 속도 1.5Gbps 사양은 실지 측정치가 1.38Gbps 로 목표 사양에 8％ 미달되었다.

• 한국인터넷방송통신학회논문지
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• 제12권2호
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• pp.167-174
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• 2012

본 논문에서는 IEEE 802.3ah의 규격을 만족하는 GE-PON의 버스트모드 트랜시버 제작을 위하여 상용 광모듈과 클락 데이터 복구기, 직병렬변환기 등의 회로로 트랜시버를 구현하며, PON의 상향채널 광전송환경인 버스트모드 특성을 측정하기 위해 지그를 제작하여 그 특성을 측정하고, 트랜시버 성능을 평가한다. PON의 버스트모드 트랜시버 특성의 리미팅 앰프 특성은 최대 26[dB]의 광전력차를 보상하는 결과를 실험을 통해 확인하였고, 개시포착 고정시간은 VSC7123이 670[ns], S2060이 2300[ns]로 결과치가 측정되었고, 데이터포착 고정시간 또한 S2060은 600[ns]로 표준을 벗어나는 특성을 보인 반면, VSC7123이 400[ns] 이내로 IEEE 802.3ah의 표준안을 만족시켰다.