• 전기전자학회논문지
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• 제25권2호
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• pp.280-284
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• 2021

본 논문에서는 스냅백 특성을 개선시키기 위해 일반적인 SCR의 구조적 변경 및 Stack 기술을 적용한 새로운 구조의 ESD 보호회로를 제안한다. 펜타-웰과 더블 트리거를 이용한 구조에 대한 전기적 특성을 분석하고 Stack 구조를 적용해 트리거 전압과 홀딩 전압을 개선하였다. 시뮬레이션을 통한 전자 전류와 총 전류 흐름을 분석 하였다. 이를 통해 레치-업 면역 특성과 우수한 홀딩전압 특성을 확인 하였다. 제안된 ESD 보호회로의 전기적 특성은 TCAD 시뮬레이터를 통해 구조를 형성하고 HBM 모델링을 통해 분석 하였다.

• 전기학회논문지
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• 제63권4호
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• pp.490-494
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• 2014

In this paper, a design of high-speed power-off circuit and analysis. The incidence of high-dose transient radiation into the silicon-based semiconductor element induces the photocurrent due to the creation of electron-hole pairs, which causes the upset phenomenon of active elements or triggers the parasitic thyristor in the element, resulting in latch-up. High speed power-off circuit was designed to prevent burn-out of electronic device caused by Latch-up. The proposed high speed power-off circuit was configured with the darlington transistor and photocoupler so that the power was interrupted and recovered without the need for an additional circuit, in order to improve the existing problem of SCR off when using the thyristor. The discharge speed of the high speed power interruption circuit was measured to be 19 ${\mu}s$ with 10 ${\mu}F$ and 500 ${\Omega}$ load, which was 98% shorter than before (12.8 ms).

• 한국위성정보통신학회논문지
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• 제8권1호
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• pp.45-53
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• 2013

기존의 NEDSCR 소자는 매우 낮은 스냅백 홀딩전압과 낮은 온-저항을 가져 정상적인 동작 동안 래치업을 초래하므로 ESD 보호소자로 사용하는데 어려움이 있었다. 본 연구에서는 NEDSCR 소자의 시뮬레이션 및 TLP 테스트를 통해 이러한 단점들을 극복할 수 있는 새로운 방법을 제안하였다. 매우 우수한 ESD 보호 성능과 높은 래치업 면역 특성을 구현하기 위해 N+ 소오스 확산영역을 둘러싸는 P형의 CPS 이온주입공정을 추가함으로써 NEDSCR 소자의 스냅백 홀딩전압과 온 저항을 증가시켜 정전기 보호 성능을 개선시킬 수 있는 것으로 입증되었다.

• Journal of Power Electronics
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• 제12권6호
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• pp.947-953
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• 2012

The latch-up immunity of the high voltage power clamps used in high voltage ESD protection devices is very becoming important in high-voltage applications. In this paper, a stacking structure with a high holding voltage and a high failure current is proposed and successfully verified in 0.18um CMOS and 0.35um BCD technology to achieve the desired holding voltage and the acceptable failure current. The experimental results show that the holding voltage of the stacking structure can be larger than the operation voltage of high-voltage applications. Changes in the characteristics of the stacking structure under high temperature conditions (300K-500K) are also investigated.

• 전기전자학회논문지
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• 제20권3호
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• pp.295-298
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• 2016

본 논문에서는 기존 ESD 보호소자인 SCR과 MVSCR, LVTSCR의 Turn-on-Time 및 전기적 특성을 시놉시스사의 T-Cad 시뮬레이션을 통하여 분석하였다. 분석결과 세 소자 모두 대략 2V 에서 3V 내외의 홀딩전압 특성을 보였으며, SCR은 약 20V의, MVSCR은 약 12V, LVTSCR은 9V로 순차적으로 개선된 트리거 특성을 보였다. 턴-온타임 시뮬레이션 결과는 SCR이 2.8ns, MVSCR과 LVTSCR은 각각 2.2ns, 2.0ns로 LVTSCR이 가장 짧은 턴-온 특성을 보였다. 반면 IT2 는 SCR이 약 7.7A, MVSCR은 5.5A LVTSCR은 4A의 특성을 보였으므로 I/O 및 파워 클램프 단에 적용 시 동작전압에 따른 최적화된 소자를 선택해야 한다.

• 전기전자학회논문지
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• 제17권2호
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• pp.208-213
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• 2013

본 논문에서는 파워클램프용 높은 홀딩 전압을 갖는 사이리스터(SCR: Silicon Controlled Rectifier)구조에 기반한 새로운 구조의 ESD 보호회로를 제안하였다. 제안된 보호회로는 기존의 SCR 구조의 p-well과 n-well에 floating p+, n+를 삽입하여 홀딩 전압을 증가 시켰다. 제안된 보호회로는 높은 홀딩전압 특성으로 높은 래치업 면역성을 갖는다. 본 연구에서 제안된 보호회로의 전기적 특성 및 ESD 감내특성을 확인하기 위해 Synopsys사의 TCAD Tool을 이용하여 시뮬레이션을 수행하였다. 시뮬레이션 결과 제안된 보호회로는 기존 SCR 기반 ESD 보호회로보다 약 4.98 V의 높은 홀딩전압과 추가적인 floating 영역의 사이즈 변화로 최대 13.26 V의 홀딩전압을 갖는 것을 확인하였다. 또한 기존 SCR 기반 보호회로와 동일한 수준의 감내특성을 갖는 것으로 확인되었다.

• 전기전자학회논문지
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• 제26권3호
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• pp.520-523
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• 2022

본 논문에선 기존의 ESD 보호소자보다 간단한 구조의 ESD 보호소자를 제안하였다. 제안하는 새로운 구조는 N+확산영역을 추가하고 브릿지영역과 연결함으로써 추가 NPN 기생 바이폴라 트랜지스터를 동작시켜 전류이득을 낮춘다. 그 결과 제안된 ESD 보호소자는 10.8V의 트리거 전압 및 6.1V의 홀딩전압을 갖는 것을 확인하였다. 이는 5V 어플리케이션에 신뢰성을 가질 것으로 기대되며 높은 감내특성을 가질 것으로 예상된다.

• 전기전자학회논문지
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• 제25권4호
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• pp.735-740
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• 2021

본 논문에서는 기존의 LTDDSCR의 구조를 개선하여 기생 NPN BJT의 낮은 전류이득으로 높은 홀딩전압을 갖는 새로운 ESD 보호 소자를 제안한다. 제안된 보호 소자는 Synopsys사의 TCAD simulation을 이용하여 HBM simulation으로 전기적 특성을 분석하였고 current flow와 impact ionization 및 recombination Simulation으로 추가된 BJT가 동작하는 것을 확인하였다. 또한, 설계변수 D1, D2로 홀딩전압 특성을 최적화하였다. Simulation 수행결과, 새로운 ESD 보호 소자는 기존의 LTDDSCR과 비교하여 높은 홀딩전압을 갖는 것이 검증되었고 대칭적인 양방향 특성을 갖는 것이 확인되었다. 따라서 제안된 ESD 보호 소자는 IC에 적용될시 높은 면적 효율성을 가지며 IC의 신뢰성을 향상시킬 것으로 기대된다.

• 전기전자학회논문지
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• 제11권1호통권20호
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• pp.69-76
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• 2007

본 논문에서는 CMOS 공정기반의 BiCMOS LVDS 구동기를 설계하여 고속 I/O 인터페이스에 적용하고자 한다. 칩 면적을 줄이고 LVDS 구동기의 감내성을 향상시키기 위해 lateral 바이폴라 트랜지스터를 설계하여 LVDS 구동기의 바이폴라 스위칭으로 대체하였다. 설계된 바이폴라 트랜지스터는 20가량의 전류이득을 지니며, 설계된 LVDS 드라이버 셀 면적은 $0.01mm^2$로 설계되었다. 설계된 LVDS 드라이버는 1.8V의 전원 전압에서 최대 2.8Gb/s의 데이터 전송속도를 가진다. 추가적으로 ESD 현상을 보호하기 위해 새로운 구조의 ESD 보호 소자를 설계하였다. 이는 SCR구조에서 PMOS, NMOS의 턴-온 특성을 이용 낮은 트리거링 전압과 래치 업 현상을 최소화 시킬 수 있다. 시뮬레이션 결과 2.2V의 트리거링 전압과 1.1V의 홀딩 전압을 확인할 수 있었다.

• ETRI Journal
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• 제38권2호
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• pp.272-279
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• 2016

In this paper, a new structure for an advanced high holding voltage silicon controlled rectifier (AHHVSCR) is proposed. The proposed new structure specifically for an AHHVSCR-based electrostatic discharge (ESD) protection circuit can protect integrated circuits from ESD stress. The new structure involves the insertion of a PMOS into an AHHVSCR so as to prevent a state of latch-up from occurring due to a low holding voltage. We use a TACD simulation to conduct a comparative analysis of three types of circuit - (i) an AHHVSCR-based ESD protection circuit having the proposed new structure (that is, a PMOS inserted into the AHHVSCR), (ii) a standard AHHVSCR-based ESD protection circuit, and (iii) a standard HHVSCR-based ESD protection circuit. A circuit having the proposed new structure is fabricated using $0.18{\mu}m$ Bipolar-CMOS-DMOS technology. The fabricated circuit is also evaluated using Transmission-Line Pulse measurements to confirm its electrical characteristics, and human-body model and machine model tests are used to confirm its robustness. The fabricated circuit has a holding voltage of 18.78 V and a second breakdown current of more than 8 A.