• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.861-862
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• 2015

In this paper we present a low area 12-bit SAR ADC (Successive Approximation Register Analog-to-Digital Converter). The proposed circuit is fabricated using Magnachip/SK Hynix 1-Poly 6-Metal $0.18-{\mu}m$ CMOS process, and it is powered by a 1.8-V supply. Total chip area is reduced by replacing the MIM capacitors with MOS capacitors instead of the capacitors consisting of overall part in chip area. The proposed circuit showed improved power dissipation of 1.9mW, and chip area of $0.45mm^2$ as compared to conventional research results at the power supply of 1.8V. The designed circuit also showed high SNDR (Signal-to-Noise Distortion Ratio) of 70.51dB, and excellent effective number of bits of 11.4bits.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.585-588
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• 2014

본 논문에서는 빛 에너지와 진동에너지 하베스팅을 이용한 자가발전 센서노드 회로를 제안한다. 솔라셀과 진동소자(PZT)에서 변환된 에너지는 저장 커패시터에 저장된다. 저장된 에너지는 PMU(Power Management Unit)를 통해 관리되고, 일정한 전압을 공급하기 위해 LDO(Low Drop Out Regulator)를 사용한다. LDO를 통해 공급된 안정된 전압으로 온도센서와 SAR ADC(Successive Approximate Register Analog-to-Digital Converter)를 구동시켜서 10bit 디지털 신호에 해당하는 온도정보를 출력한다. 제안된 회로는 0.35um CMOS 공정으로 설계되었으며, 설계된 회로의 칩 면적은 패드를 포함하여 $1.1mm{\times}0.95mm$ 이다.

• 전기전자학회논문지
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• 제22권4호
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• pp.1012-1018
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• 2018

본 논문에서는 IoT 센서 처리를 위한 1.8V 공급전압의 CMOS SAR(Successive Approximation Register) A/D 변환기를 설계하였다. 본 논문에서 2개의 A/D 변환기를 병렬로 사용하여 샘플링 속도를 향상시킨 12비트 SAR A/D 변환기를 제안한다. 2개의 A/D 변환기 중 1개의 A/D 변환기는 12자리 비트를 모두 결정하고, 또 다른 A/D 변환기는 다른 A/D 변환기의 상위 6비트를 그대로 사용하여 전력소모와 스위칭 에너지를 최소화하였다. 두 번째 A/D 변환기는 상위 6비트를 결정하지 않기 때문에 컨트롤 회로와 SAR 로직이 필요하지 않아 면적을 최소화하였다. 또한 스위칭 에너지는 커패시터 용량과 C-DAC 내 전압 변화가 클수록 값이 커지는데 두 번째 A/D 변환기는 상위 6비트를 결정하지 않아 스위칭 에너지를 줄일 수 있다. 또한 커패시터 내 스플릿 커패시터 용량을 유닛 커패시터 용량과 동일하게 회로를 구성하여 C-DAC 내 공정오차를 줄일 수 있다. 제안하는 SAR A/D 변환기는 180nm CMOS 공정을 이용하여 설계하였고, 1.8V의 공급전압, 10MS/s의 변환속도, 10.2비트의 ENOB(Effective Number of Bit)이 측정되었다. 핵심 블록의 면적은 $600{\times}900um^2$, 총 전력소모는 $79.58{\mu}W$, FoM(Figure of Merit)는 6.716fJ/step로 확인할 수 있다.

• 전기전자학회논문지
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• 제14권1호
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• pp.8-16
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• 2010

본 논문에서는 CCD 이미지 처리를 위한 최대 15MS/s의 속도의 중저속 아날로그-프론트 엔드(analog-front end, AFE)에서 사용될 수 있는 연속근사 ADC(Successive Approximation ADC, SA-ADC)의 설계를 제안한다. 파이프라인 ADC와 달리 SA-ADC는 동작주파수의 변화에 따른 전력소모의 스케일링(scaling) 효과가 크므로 저속에서 중속에 이르는 넓은 범위의 가변 데이터 처리 속도의 응용에 매우 효과적이다. 제안하는 설계는 입력 신호의 샘플링 동작을 내부 DAC(sub-DAC)로부터 따로 분리한 후, 커패시터 커플링을 통해 차동 결합함으로써 신호경로에 이르는 부하를 크게 줄이는 "차동 커패시터 커플링 기법"의 도입, 연속근사의 기법적 측면에서 signed 구조를 활용하여 데이터 변환주기 이전에 홀드된 입력신호로부터 미리 MSB(sign bit)를 결정함으로써 1사이클의 변환주기를 절약하고 내부 DAC의 하드웨어를 1비트 줄이는 구조와 같은 특징을 갖고 있다. 본 설계는 3.3V $0.35{\mu}m$ CMOS 공정으로써 설계하고 Spectre 시뮬레이션을 이용하여 그 특성을 분석함으로써 CCD 아날로그 프론트-엔드에 적용될 수 있음을 입증하였다.

• 전자공학회논문지
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• 제52권3호
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• pp.59-66
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• 2015

본 논문에서는 4bit SAR-ADC(Successive Approximation ADC) 기반의 LDO(Low Drop-Out Regulator)와 파워 트랜지스터의 사이즈 선택을 통하여 DC-DC 벅 컨버터의 효율을 개선하는 방법을 제안한다. 제안하는 회로는 부하 전류에 따라서 파워 트랜지스터 사이즈를 선택하여 DC-DC 벅 컨버터의 효율을 개선한다. 이를 위해, 우리는 스위칭 손실과 전도 손실이 교차하는 지점을 파워 트랜지스터의 적절한 사이즈로 선택하였다. 또한, standby mode 또는 sleep mode로 동작 시에는 효율을 개선하기 위해 LDO로 동작하도록 하였다. 제안하는 회로는 4bit로 파워 트랜지스터 사이즈(X1, X2, X4, X8)를 선택하였고, 저부하에서 단일 사이즈를 이용한 기존의 방식보다 최대 25%의 효율 개선을 얻을 수 있었다. 입력 전압은 5V, 출력 전압은 3.3V, 최대 부하 전류는 500mA이다.

• 전기전자학회논문지
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• 제24권4호
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• pp.1058-1063
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• 2020

본 논문은 생체 신호 및 센서 신호 처리를 위하여 저전력으로 동작하는 12비트 SAR A/D 변환기를 제안한다. 기존의 SAR A/D 변환기의 전력소모를 줄이고자, 동적 전류를 감소시켜 전체 전력 소모를 감소시켰다. 동적 전류를 감소시키기 위해서 C-DAC 비트 스위치를 동작시키는 샘플링 시간을 클럭 생성기의 샘플링 시간과 다르게 인가하였다. 추가적으로 SAR A/D 변환기의 전체 전력소모 중 70%를 차지하는 디지털 블록의 공급전압을 0.6V로 낮춰 설계하였다. 제안하는 SAR A/D 변환기는 CMOS 65nm 공정 1-poly 6-metal을 사용하여 설계하였으며, 1.2V의 공급전압으로 동작하며, ENOB는 10.1 비트, INL/DNL은 ±0.5LSB/±1.2LSB이며, 전체 전력소모는 31.2uW이고 FoM은 2.8fJ/step 이다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.58-67
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• 2009

본 논문에서는 높은 대역폭과 넓은 동적 영역을 갖는 DVB-S2를 위한 새로운 디지털 이득 제어 시스템을 제안하였다. DVB-S2 시스템의 PAPR은 매우 크며, 요구되는 정착 시간은 매우 작기 때문에 일반적인 폐-루프 아날로그 이득 제어 방식은 사용할 수 없다. 정확한 이득 제어와 기저 대역 모뎀과의 직접적인 인터페이스를 위해서 디지털 이득 제어가 필요하다. 또한 아날로그 이득 제어 방식에 비해 정착 시간과 공정, 전압, 온도 값의 변화에 둔감한 이점을 갖는다. 본 논문에서는 세밀한 해상도와 넓은 이득 영역을 갖기 위해서 AGC 시스템 및 구성회로를 제안하였다. 이 시스템은 높은 대역폭의 디지털 VGA와 넓은 파워 범위를 가진 RMS 검출기, 저 전력의 SAR 타입 ADC, 그리고 디지털 이득 제어기로 구성되어 있다. 파워 소모와 칩면적을 줄이기 위해 한 개의 SAR 타입 ADC를 사용했으며, ADC 입력은 4개의 파워 검출기를 사용하여 시간 축 상에서 인터리빙 방식으로 구현하였다. 모의실험 및 측정 결과는 제안하는 AGC 시스템의 이득 에러가 $10{\mu}s$ 내에서, 0.25 dB보다 낮은 것을 보여주고 있다. 전체 칩은 $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였다. 제안된 IF AGC 시스템의 측정 결과는 0.25 dB의 해상도와 80 dB의 이득 범위, 8 nV/$\sqrt{Hz}$의 입력 기준 잡음, $IIP_3$는 5 dBm, 전력 소모는 60 mW임을 보여주고 있다. 파워검출기는 100 MHz 입력에서 35 dB의 동적 영역을 갖는다.

• 한국전자통신학회논문지
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• 제6권2호
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• pp.256-261
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• 2011

본 논문에서는 친환경 하이브리드 자동차의 핵심부품중 배터리 전압을 모니터하는 CVM(Cell Voltage Monitoring) 동작에서 모니터링된 배터리 전압을 디지털 데이터로 변환시키는 A/D (Analog to Digital) 컨버터의 설계 및 제작결과를 소개한다. CVM에 적정한 A/D컨버터는 중속동작 및 고분해능의 동작이 필요하여, SAR(Successive Approximate Register) typed A/D 컨버터 사용을 제안하였고, Magna 0.6um 40V 공정을 이용하여 10bits 분해능을 갖도록 설계 및 제작하였으며, 측정결과 FSR(Full Scale Range) 5V 전구간에서 ${\pm}1$ LSB Accuracy의 선형성을 확보하여, CVM 구현에 유용함을 나타내었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.156-157
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• 2014

본 논문에서는 저전력 12비트 1MSps 연속 근사형 레지스터 아날로그-디지털 변환기를 제안한다. 제안하는 회로는 1.8V의 공급 전압에서 동작하며, Magnachip/SK Hynix $0.18{\mu}m$ CMOS 1Poly-6Metal 공정을 이용하여 설계하였다. 입력신호의 주파수가 100kHz일 때, 설계된 회로는 3.24mW의 낮은 소비전력 특성, $0.56mm^2$의 작은 칩 면적 특성, 70.03dB의 SNDR(Signal-to-Noise Distortion Ratio) 및 11.34비트의 ENOB(Effective Number of Bits) 특성을 보였다.

• 한국항공우주학회지
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• 제49권11호
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• pp.933-940
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• 2021

위성탑재 영상레이다 시스템은 마이크로파를 방사하여 지상에서 되튕겨온 신호를 수신한다. 수신된 신호는 영상레이다 수신경로의 마지막에 위치한 디지털 수신기에서 디지털 신호로 변환된다. 변환된 디지털 신호는 필터링, 압축 및 포맷팅 과정을 거친다. 디지털 수신기의 신호처리 과정은 두 차례의 양자화로 수행된다. 첫 번째는 아날로그 신호를 디지털 신호로 변환하는 과정이고, 다른 하나는 BAQ를 이용한 압축과정이다. 양자화는 높은 비트에서 낮은 비트로 변환하는 과정으로 양자화 오차가 발생한다. 본 논문에서는 SNR 저하의 관점에서 디지털 수신기에서 수행되는 양자화의 영향성을 분석하였다.