• 한국전기전자재료학회논문지
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• 제26권1호
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• pp.38-43
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• 2013

In this study we aims to examine the effects of $Co_3O_4$ and NiO doping on the defects and electrical properties in ZnO-$Bi_2O_3-Sb_2O_3$ (Sb/Bi=0.5) varistors. It seemed to form ${Zn_i}^{{\cdot}{\cdot}}$(0.20 eV) and ${V_o}^{\cdot}$(0.33 eV) as dominant defects in Co and Ni co-doped ZBS system, however only ${V_o}^{\cdot}$ appeared in Co- or Ni-doped ZBS. Even though the same defects it was different in capacitance (1.5~4.5 nF) and resistance ($0.3{\sim}9.5k{\Omega}$). The varistor characteristics were improved with Co and Co+Ni doping (non-linear coefficient, ${\alpha}$= 36 and 29, relatively) in ZBS. The various parameters ($N_d=1.43{\sim}2.33{\times}10^{17}cm^{-3}$, $N_t=1.40{\sim}2.28{\times}10^{12}cm^{-2}$, ${\Phi}b$=1.76~2.37 V, W= 98~118 nm) calculated from the C-V characteristics in our systems did not depend greatly on the type of dopant, which were in the range of a typical ZnO varistors. It should be derived a improved C-V equation carefully for more reliable parameters because the variation of the varistor capacitance as a function of the applied dc voltage is depend on the defect, frequency, and temperature.

• KEPCO Journal on Electric Power and Energy
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• 제5권3호
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• pp.209-213
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• 2019

최근 전력 계통에 사용되는 주파수 조정용(F/R) 에너지 저장장치에 대하여 높은 에너지 밀도와 장수명의 안정성에 대한 요구가 증대되고 있다. 이와 관련하여 슈퍼커패시터는 장수명과 급속 충방전 특성이 우수하므로 이러한 F/R 적용을 위한 에너지 저장장치로 적합하게 여겨지고 있다. 슈퍼커패시터는 단주기 F/R 영역의 보완 운전을 담당하고 전력계통에 설치된 ESS의 장주기 운영 수명을 연장함으로써 기존 용량을 담당하는 리튬 배터리의 설치 규모와 양을 획기적으로 줄일 수 있다. 하지만 낮은 에너지 밀도는 전력 계통과 같은 큰 시스템에서 적용에 한계가 있으며 여전히 배터리를 대체할 수 있는 높은 에너지 밀도 요구에 어려움을 겪고 있다. 그러나 최근에는 리튬이온 커패시터(Lithium ion capacitor; LIC) 구조가 3.8 V 이상의 전압 구간을 구현할 수 있기 때문에 전기이중층 커패시터(Electric double layer capacitor; EDLC) 구조보다 고에너지 밀도 구현을 위한 구조로 각광을 받고 있지만 여전히 상용화를 위해서는 여러가지 전기화학적 성능에 대한 구체적인 검증 및 개발이 필요한 실정이다. 본 연구에서는 LIC의 에너지 밀도와 관계되는 용량을 증대하기 위하여 새로운 전극사전-도핑 방법을 설계하였다. 양극 활물질은 0.1% 이하의 상대습도 분위기 드라이룸에서 기계적 강도와 음극 도핑을 안정되게 수행될 수 있도록 $100{\mu}m$의 두께로 제작되었다. 또한 접촉 저항을 최소화하기 위하여 제조된 전극은 상온에서 $65^{\circ}C$까지 열 압축공정을 실시하였다. 최종적으로 LIC 구조에 대한 다양한 사전-도핑법을 설계하고 그 메커니즘을 분석하여 용량과 전기화학적 안정성이 향상된 새로운 LIC 사전-도핑 방법을 제안하였다.

• 공업화학
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• 제21권1호
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• pp.11-17
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• 2010

유기용액계 전해질을 갖는 전기이중층캐패서터의 성능향상을 위해 마이크로파 처리를 통하여 활성탄소를 개질하고 이에 따른 전기화학적 특성의 변화를 조사하였다. 대상 시료로 petroleum cokes와 pitch cokes를 사용하여 NaOH 활성화에 의해 제조한 활성탄과 시판용 활성탄 BP-25를 사용하였다. 세 종류의 활성탄 모두 마이크로파 처리를 통해 산소를 포함하는 친수성관능기들이 표면으로부터 제거되었으며, 처리 시간이 증가함에 따라 비표면적과 세공부피는 감소하고, 평균세공직경은 증가하였다. 이러한 영향으로 표면 개질된 활성탄소로 제조한 전기이중층캐패시터는 계면저항이 개질하지 않은 활성탄소를 사용한 전기이중층 캐패서터에 비해 크게 감소하였으며, 비표면적의 감소에도 불구하고 방전용량은 개질하지 않은 경우보다 크게 증가하였다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.47-54
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• 2012

본 논문에서는 테라헤르츠 시스템에 적용 가능한 쇼트키 다이오드를 이종 레지스트 패터닝 기술을 이용하여 제작 하였다. 제작된 쇼트키 다이오드는 전자선묘화공정(electron beam lithography)과 포토리소그래피(photolithography)를 사용하여 양극 및 양극 패드의 연결을 동시에 패터닝 하여 공정을 단순화 시켰다. 측정결과 제작된 쇼트키 다이오드의 직렬 저항은 $11.2{\Omega}$, 접합용량은 25.96 fF, 이상 계수(ideality factor)는 1.25를 얻었으며, 차단 주파수는 547.6 GHz를 얻었다.

• 전자공학회논문지C
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• 제36C권8호
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• pp.1-9
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• 1999

빠르고 정확한 결과를 얻기 위해서 타이밍 수준에서의 회로 해석이 이루어지며, 게이트와 연결선에서의 신호 지연 해석은 회로의 설계 검증을 위하여 필수적이다. 본 논문에서는 CMOS 회로 게이트에서의 지연 시간과 연결선의 지연 해석을 위한 초기 천이 시간을 동시에 계산할 수 있는 방법을 제시한다. 회로 연결선의 유효 커패시턴스 개념을 이용하여 게이트의 지연 시간과 게이트에서의 구동 저항을 고려한 연결선 선형 전압원의 천이 시간을 계산한다. 게이트 지연과 연결선 선형 전압원의 천이 시간을 구하는 과정은 예비 특성화된 게이트 타이밍 데이터를 이용하여 반복적인 연산과정을 통하여 동시에 구하게 된다. 기존의 게이트 지연 계산 알고리즘은 연결선 선형 전압원의 천이 시간을 위해 별도의 게이트 특성 데이터를 필요로 하였으나, 본 논문에서 제시하는 방법은 계산 과정 중에 생성된 데이터를 이용함으로써 현재의 예비 특성화 방법을 수정하지 않고서도 효율적인 타이밍 수준의 게이트 및 연결선 지연 시간 예측이 가능하도록 하였다.

• 대한전자공학회논문지
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• 제11권4호
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• pp.23-28
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• 1974

이심코일을 포함한 회로를 정밀하게 설계하는데 있어서 늘 골치거리가 되는 것은 실제의 코일의 Q가 주파수에 따라 변하는 사실을 어떻게 처리할 것인가 하는 것이다. 자심손실 자체가 주파수에 따라 복잡하게 변하기 때문에 일정한 직렬저항, 병렬커패시턴스를 부가한 종래의 등가회로는 이 경우 거의 유용성을 상실한다. 본논문에서는 우선 주어진 자심의 Q를 인덕턴스와 주파수의 함수로 표시하는 수학적 표시식을 가정하고 그것이 자심제조업자가 제공하는 또는 실험적으로 얻어지는 data에 가장 잘 들어맞도록 표시식의 퍼래미터들을 결정한다. 다음에 회로설계는 최적화방법을 쓰되 그 각 반복단계에서 요구되는 회로의 주파수응답의 정밀한 계산을 위에서 얻은 Q의 표시식을 이용하여 수행한다. 환언하면 본 논문에서 제시된 방법은 코일의 Q의 근사적 표시식과 최적화방법을 효과적으로 함께 사용한 것이며 이것으로서 상술한 실제적 코일에 부수된 난문제는 많이 해결되었다고 본다. 최적화방법으로서는 Fletcher-Powell 방법을 이용했으며 한가지 예제를 들어 본 논문에서 제시한 방법을 설명하였다.

• 설비공학논문집
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• 제29권9호
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• pp.472-481
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• 2017

Radiant floor heating systems have been used as common heating supply systems in most residential buildings in Korea. Since the system uses a floor as thermal storage, proper control strategy should be adopted to avoid over-or under-heating problems. So far, studies related to control of the floor heating system have been conducted based on computer simulations. The active layer in TRNSYS is known for its usability as a floor heating system model and is integrated with the TRNSYS building model (Type 56). However, floor heating system simulations with the active layer are operated only if pre-defined minimum mass flow rate is ensured. This study proposes a simple RC (Resistance-Capacitance) model for radiant floor heating systems. Model parameters such as Rs and Cs are defined by optimization. The active layer, in this study, is used as the target system to search for optimal values. A TRNOPT optimization tool was used to conduct optimization under given simulation conditions. The RC model with optimal parameters are tested in other mass flow rates that were not used during optimization. Results reveal the RC model describes the active layer with successfully optimized model parameters. The RC model has fewer model limitations, and is expected to be used for various target systems, e.g. experimental data of a real radiant heating system.

• 전자공학회논문지
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• 제54권1호
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• pp.33-38
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• 2017

본 논문에서는 채널 당 3.125-Gb/s 동작 속도를 갖는 4-채널 공통-캐소드 VCSEL 다이오드 드라이버 어레이 칩을 구현하였다. 스위칭 동작하는 메인 드라이버의 동작속도 향상을 위해, 액티브 인덕터를 사용한 전치증폭단과 이퀄라이저 기능을 탑재한 입력버퍼단으로 구성하였다. 특히 개선된 입력버퍼단의 경우, 주파수 영역의 피킹으로 대역폭 증대뿐 아니라 비교적 적은 전류로 동작하도록 설계하였다. 본 논문에서 사용한 VCSEL 다이오드는 2.2 V 순방향 전압과 $50{\Omega}$ 기생저항 및 850 fF 기생 캐패시턴스를 갖는다. 또한, 3.0 mA 변조전류 및 3.3 mA 바이어스 전류로 동작하므로, 두 개의 독립적인 전류소스로 구동 가능한 current steering 기반의 메인 드라이버를 설계하였다. 제안한 4-채널 광 송신기 어레이 칩은 $0.11-{\mu}m$ CMOS 공정을 이용하여 제작하였다. 칩 코어의 면적은 $0.15{\times}0.18{\mu}m^2$ 이며, 채널 당 22.3 mW 전력소모를 갖는다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 하계학술대회 논문집
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• pp.117-117
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• 2009

최근 고집적화 구조는 저항(resistance)과 정전용량 (capacitance)에 의한 신호 지연 (RC delay) 증가로 인한 혼선 (cross-talk noise)과 전력소모 (power dissipation)등의 문제를 발생시킨다. 칩 성능에 영향을 미치는 제한인자를 최소화하기 위해서는 저저항 배선 금속과 저유전상수 (low-k)의 층간 절연막 (IMD, intermetal dielectric) 물질이 필요하다. 최근 PECVD (plasma enhanced chemical vapor deposition)를 이용하여 증착시킨 유기살리케이트 (OSG, organosilicate glass)는 가장 유망한 저유전상수 물질로 각광받고 있다. 본 연구에서는 제일원리 연구를 통하여 OSG의 전구체 중에 하나인 DEMS 문자를 모델링하고, 에너지적으로 가장 안정한 구조를 찾아서 각 원자 간의 결합에 따른 해리에너지 (dissociation energy)를 계산하고, DEMS가 H-terminated Si 표면과 반응하는 기구에 대해 고찰하였다. 최적화된 DEMS 분자의 구조를 찾았고 DEMS 분자가 결합이 깨져 조각 분자군으로 될 때의 에너지들을 계산하였다. 계산된 해리에너지로부터 DEMS 분자의 O 원자와 C분자의 결합이 깨져서 $C_2H_5$를 조각 분자군으로 생성할 확률이 총 8가지의 경우에서 가장 높다는 것을 알 수 있었다. 8 가지의 해리된 DEMS 조각 분자군들이 H-terminated Si 표면과 반응할 때의 반응에너지를 계산한 결과 표면의 Si 원자와 DEMS 분자에서 $C_2H_5$가 해리되어 생성된 조각 분자군의 O 원자가 결합을 하고 부산물로 $C_2H_6$를 생성하는 반응이 가장 선호된다는 것을 알 수 있었다. DEMS 분자로 증착시킨 OSG에 대하여 제일원리법을 이용하여 계산한 연구는 보고된 바 없기 때문에, DEMS 분자의 각 원자 간의 해리에너지와 Si 기판과의 반응에너지는 추후 연구개발의 중요한 기초 자료가 될 수 있다.

• 전자공학회논문지
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• 제50권12호
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• pp.56-62
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• 2013

우리는 MOSFET Layout 단계에서 Multiplier 구성을 통한 Common centroid layout 방식을 사용한 무선 전력 전송 용 CMOS 정류회로를 제안한다. 제안하는 정류회로는 기존의 다이오드를 사용하지 않은 Cross-coupled MOSFET 정류회로로 13.56 MHz에서 동작한다. 전력 소모를 최소화하고, 높은 주파수까지 동작하기 위하여 Full bridge 정류회로에서 효율을 높이기 위한 비교기를 제거하였다. Layout 단계에서 Multiplier 구성을 통한 Common centroid layout 방식은 Chip-layout 상에서 MOSFER의 Finger에 의해 길어진 연결 선로에 존재하는 기생 직렬 저항과 병렬 Capacitor에 의해 발생하는 시간 지연을 줄이기 위해 고안되어, 천이 시간을 줄여 Cross-coupled 구조의 On-상태에서 Off-상태, 혹은 그 반대의 상태 변화를 빠르게 한다. 이는 빠른 상태 변화 시간으로 인해 전력 변환 효율을 증가시킨다. 본 정류회로는 $0.11{\mu}m$ CMOS 공정으로 제작되었으며, 전력 변환 효율은 최대 86.4%로 측정되었으며, 600 MHz 이상까지 높은 전력 변환 효율을 가지며, 이는 현재 발표된 것 중, Cross-coupled 구성을 기반으로 한 정류회로 중 가장 높은 성능을 가진다.