An Improved Timing-level Gate-delay Calculation Algorithm

개선된 타이밍 수준 게이트 지연 계산 알고리즘

Timing-level circuit analyses are used to obtain fast and accurate results, and the analysis of gate and interconnect delay is necessary to validate the correctness of circuit design. This paper proposes an efficient algorithm which simultaneously calculates the gate delay and the transition time of linearized voltage source for subsequent interconnect delay calculation. The notion of effective capacitance is used to calculate the gate delay and the transition time of linearized voltage source which considers the on-resistance of driving gate. The procedure for obtaining the gate delay and the transition time of linearized voltage source has been developed through an iterative operation using the precharacterized data of gates. While previous methods require extra information for the transition time calculation of linearized voltage sources, our method uses the derived data during the gate delay calculation process, which does not require any change in the precharacterization process.

빠르고 정확한 결과를 얻기 위해서 타이밍 수준에서의 회로 해석이 이루어지며, 게이트와 연결선에서의 신호 지연 해석은 회로의 설계 검증을 위하여 필수적이다. 본 논문에서는 CMOS 회로 게이트에서의 지연 시간과 연결선의 지연 해석을 위한 초기 천이 시간을 동시에 계산할 수 있는 방법을 제시한다. 회로 연결선의 유효 커패시턴스 개념을 이용하여 게이트의 지연 시간과 게이트에서의 구동 저항을 고려한 연결선 선형 전압원의 천이 시간을 계산한다. 게이트 지연과 연결선 선형 전압원의 천이 시간을 구하는 과정은 예비 특성화된 게이트 타이밍 데이터를 이용하여 반복적인 연산과정을 통하여 동시에 구하게 된다. 기존의 게이트 지연 계산 알고리즘은 연결선 선형 전압원의 천이 시간을 위해 별도의 게이트 특성 데이터를 필요로 하였으나, 본 논문에서 제시하는 방법은 계산 과정 중에 생성된 데이터를 이용함으로써 현재의 예비 특성화 방법을 수정하지 않고서도 효율적인 타이밍 수준의 게이트 및 연결선 지연 시간 예측이 가능하도록 하였다.