• 대한전자공학회논문지SD
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• 제47권11호
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• pp.54-64
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• 2010

Reed-Solomon(RS) 코드는 강력한 에러 정정 능력으로 널리 사용된다. 최근 Sudan에 의해 Reed-Solomon 코드의 리스트 디코딩 알고리즘이 정립되었다. 리스트 디코더는 일반적인 디코더보다 더 큰 디코딩 반경을 가지며 하나 이상의 코드를 찾아낸다. 리스트 디코더는 복잡도와 latency가 매우 큰 Interpolation 과 Factorization 단계를 포함하므로 효율적인 하드웨어 설계가 필요하다. Factorization 은 latency가 매 단계마다 변하는 특성을 가져 복잡도가 높으며, 하드웨어 효율 저하의 문제가 발생한다. 본 논문에서는 하드웨어의 재사용을 높인 구조와 알고리즘의 효율적인 처리 스케쥴을 제안한다. 제안한 구조는 각 단계를 작은 단위의 R-MAC 유닛으로 나누어 매 단계마다 하드웨어를 재구성하여 처리함으로서 높은 하드웨어 효율과 효율적인 메모리 구조를 통해 복잡도가 낮은 순차처리를 적용하면서도 높은 처리량을 보이며, 여러 가지 어플리케이션에 적용가능하다. 제안한 구조는 동부 아남 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 330MHz이다.

• 한국정보통신학회논문지
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• 제8권1호
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• pp.170-178
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• 2004

본 논문에서는 Modified Euclid 알고리즘을 이용하여 고속의 Reed-Solomon 복호기를 설계하였다. Reed-Solomon 부호의 복호 알고리즘은 오증을 계산하고, 에러 위치 다항식을 구한 후, 에러를 판단하여, 에러 크기 값을 구하는 4단계로 이루어지는데, 본 논문에서는 복호기의 속도를 증가시키고 Latency를 줄이기 위하여 병렬구조의 신드롬 생성기와 빠른 클록 속도의 Modified Euclid 알고리즘 블록을 사용하였으며, Chien Search 블록에서는 에러 위치 다항식을 짝수항과 홀수항으로 나누어 설계하였다. 먼저, 알고리즘과 회로의 동작을 확인하기 위해 C++로 프로그램을 작성하여 검증을 한 후, 이를 바탕으로 Verilog로 하드웨어를 기술하였다. 또한, 각 블록에 대한 로직 시뮬레이션을 거친 후, $.25{\mu}m$ CMOS 라이브러리를 이용하여 Synopsys사의 합성 툴로 합성을 하고, 최종적으로 후반부 설계인 레이아웃을 시행하였다. 본 논문의 칩은 최대 동작 주파수가 250MHz로서 최대 데이터 전송률은 1Gbps이다.

• 전자공학회논문지C
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• 제36C권6호
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• pp.37-43
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• 1999

고성능 VLSI 설계를 위한 pipeline 형태의 Reed-Solomon을 구현하였다. Shortened RS code의 경우에 있어서 기존의 parallel recursive cell 방식이나[1] 다중 클락 설계와 같은 접근과는 달리 작은 면적에서 단일 클락으로 동작할 수 있는 이중 수소(two-way addressing) 방식의 Euclid 계산을 제안하였다. 이러한 방식은 recursive cell을 병렬 처리하는 Euclid 계산 방식에 비해 면적이나 소비 전력에 있어 장점을 갖고 있음을 synthesis와 전력 모의실험을 통해 검증하였다. 본 설계는 면적상으로 parallerl recursive cell을 이용한 단일 클락euclid 회로가 약 5,000 gate임에 비하여 40% 정도 감소한 3,000 gate 정도에 구현할 수 있었다. 또한 전력 소비면으로는 기존의 recursive cell을 이용한 다중 클락 euclid 회로가 6mW 이상의 전력을 소비하는 반면에 본 설계는 3mW대의 전력 소비를 보여 현격한 차이를 보였다.

• 대한전자공학회논문지
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• 제26권2호
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• pp.10-17
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• 1989

Reed-Solomon(RS) 부호의 복호에서 오류위치다항식을 구하기 위한 알고리듬 중 Peterson에 의해 제안되고 Gorenstein과 Zierler가 개선한 알고리듬은 오류정정능력 t가 비교적 작을 경우 BerlekampMassey의 반복 알고리듬, Euclid 알고리듬을 이용한 복호, 변환영역에서의 복호보다 오류위치다항식의 계산이 간단하고 장치화에 이점이 있다. 본 논문에서는 Peterson-Gorenstein-Zieler의 알고리듬 RS부호의 부호화와 복호과정을 체계적으로 연구, 분석하고 실제로 통신 시스템에 응용할 수 있도록 유한체 GF($2^5$)의 심볼로 이루어지는 2중 오류정정(31,27)RS 부호의 부호기와 복호기를 설계하여 TTL IC로 장치화 하였다.

• 한국항행학회논문지
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• 제16권2호
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• pp.190-196
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• 2012

본 논문에서는 HF (high frequency) 데이터 통신을 위한 디지털 모뎀의 성능 향상을 위하여 개선된 오류정정부호 방식을 제안하고 성능을 검증한다. 제안하는 오류정정부호 방식은 외부의 Reed-Solomon 부호와 내부의 컨볼루션 부호를 연접하여 만들어진다. 시뮬레이션 결과는 제안하는 시스템이 기존 PACTOR-III 규격의 오류정정부호 방식을 사용하는 시스템에 비해 비트 오율 성능을 크게 향상시킴을 보여준다. 따라서 제안하는 부호화 방식을 사용하여 HF 데이터 통신을 위한 디지털 모뎀의 대역폭 효율성을 크게 향상시킬 수 있을 것이다.

• 한국통신학회논문지
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• 제28권6A호
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• pp.405-413
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• 2003

본 논문은 오류 정정을 위해 가장 많이 쓰이는 알고리즘 중 하나인 RS (Reed- Solomon) 부호화 및 복호화를 DSP (Digital Signal Processor) 칩에서 효율적으로 구현할 수 있는 새로운 명령어 및 하드웨어 구조를 제안한다. 제안한 구조는 원시 다항식의 변경에 따라 하드웨어를 재 설계할 필요가 없이 DSP 상에서 프로그램으로 변경이 가능하여 다양한 원시 다항식을 구현할 수 있다. 새로운 명령어 및 하드웨어 구조는 유한체 곱셈기 및 가산기를 이용하여 유한체 연산을 수행한다. 따라서, 제안한 DSP 구조는 기존 DSP 칩과 비교하여 복호화 속도를 향상시킬 수 있다. 본 하드웨어 구조는 130MHz 동작 주파수를 갖는 DSP 칩에서 228.1 Mbps의 RS 복호화 성능을 갖는다.

• 대한전자공학회논문지SD
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• 제42권7호
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• pp.27-36
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• 2005

본 논문은 무선 및 초고속 광통신등 다양한 통신 시스템에서 사용되는 고속 Reed-Solomon (RS) 복호기의 하드웨어 면적을 줄인 새로운 구조를 소개한다. 특히 folding 기술을 이용하여 높은 처리율(throughput)과 적은 하드웨어 복잡도(hardware complexity)를 가지고 있는 새로운 PrME (Pipelined recursive Modified Euclidean) 구조를 제안한다 제안된 PrME 구조는 일반적으로 사용되는 systolic-array 그리고 완전한 병렬(fully-parallel) 구조와 비교하여 하드웨어 복잡도를 약 80$\%$정도 줄일 수 있다. 제안된 RS 복호기는 1.2 V의 공급전압과 0.13-um CMOS 기술을 사용하여 설계하고 구현하였는데, 총 24,600개의 게이트수, 5-Gbit/s의 데이터 처리율과 클락 주파수 625 MHz에서 동작함을 보여준다. 제안된 면적 효율적인 PrME 구조에 기반한 RS 복호기는 초고속 광통신뿐만 아니라 무선통신을 위한 차세대 FEC구조 등에 바로 적용될 수 있을 것이다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.48-55
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• 2009

본 논문에서는 차세대 100-Gb/s급 광통신 시스템을 위한 3-병렬 Reed-Solomon (RS) 디코더 기반의 고속 Forward Error Correction (FEC) 구조를 제안한다. 제안된 16채널 RS기반 FEC 구조는 4개의 신드롬 계산 블록이 1개의 Key Equation Solver (KES) 블록을 공유하는 3-병렬 4채널 RS 기반 FEC 구조 4개로 구성되어 있다. 제안하는 100-Gb/s RS 기반 FEC는 1.2V의 공급전압의 $0.13{\mu}m$ CMOS 공정을 이용하여 구현하였다. 구현 결과 제안된 RS기반 FEC 구조는 300MHz의 동작 주파수에서 115-Gb/s 의 데이터 처리율을 가지며, 기존의 RS 기반 FEC 구조에 비해 높은 데이터 처리율과 낮은 하드웨어 복잡도를 보여주고 있다.

• 전자공학회논문지C
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• 제36C권3호
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• pp.8-16
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• 1999

본 논문에서는 변형된 유클리드(Modified Euclid) 알고리즘을 이용한 {{{{ { GF}_{ } }}}}(2\sup 8\)의 Reed-Solomon(RS) 복호기에 대하여 VLSI로 설계하였다. 면적의 관점에서 효율적인 설계를 위하여 레지스터와 유클리드 ALU를 최대로 공유하는 여러 가지의 새로운 구조를 제안하였다. 에러 위치 다양식 (σ(χ))과 에러 평가 다항식 (ω(χ))을 계산하기 위하여 16개의 ALU 대신에 1개의 ALU를 사용하였으며, 이들 다항식의 계수를 저장하기 위한 레지스터를 24개 대신에 18개를 사용하였다. VHDL을 이용하여 시뮬레이션을 행하고 FLEX\sup TM\ FPGAF를 이용하여 구현을 행함으로써 제안한 구조에 대한 정확성을 검증하였으며 DVD(Digital Versatile Disc)시스템을 위하여(208,192,17) RS 부호와 (182,172,11) RS 부호에 대한 복호 기능을 갖는 RS 복호기를 0.6㎛의 CMOS TLM Compass\sup TM 라이브러리를 사용하여 게이트 숫자가 약 17,000 이고, 코어 면적이 2.299×2.284(5.25㎟)인 VLSI로 설계함으로써 효용성을 검증하였다. 한편, 설계한 칩은20MHz로 동작함을 확인하여 DVD의 요구조건인 3.74MHz를 만족함을 확인하였다.

• 한국통신학회논문지
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• 제32권8A호
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• pp.820-826
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• 2007

본 논문에서는 리드-솔로몬(Reed-Solomon) 복호기를 위한 새로운 E-DCME(enhanced degree computationless modified Euclid's) 알고리즘 및 하드웨어 구조를 제안한다. 제안하는 E-DCME 알고리즘은 새로운 초기 조건을 사용하여 기존 수정 유클리드 알고리즘 및 DCME 알고리즘에 비해 $T_{mult}+T_{add}+T_{mux}$의 짧은 최대 전달 지연(critical path delay)를 갖는다. 시스톨릭 에레이(systolic array)를 이용한 제안하는 구조는 키 방정식(key equation) 연산을 위해서 초기 지연 없이 2t-1 클록 사이클만을 필요로 하여 고속의 키 방정식 연산이 가능하다. 또한, 기존 DCME 알고리즘에 비해 사용하는 기본 셀의 개수가 적어 하드웨어 복잡도가 낮다. 전체 3t 개의 기본 셀(basic cell)을 사용하는 E-DCME 구조는 오직 하나의 PE(processing element)를 사용하므로 규칙성(regularity) 및 비례성(scalability)을 갖는다. $0.18{\mu}m$ 삼성 라이브러리를 사용하여 논리합성을 수행한 결과 E-DCME 구조는 18,000개의 게이트로 구성된다.