• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1547-1550
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• 2002

Reconfigurable computing is a new computing paradigm which has more potential in terms of performance and flexibility. Reconfigurable computing systems are opening a new era in digital signal processing such as multimedia, communication and consumer electronics because they can filter data rapidly and excel at pattern recognition, image process- ing and encryption. Although many reconfigurable computing systems use a conventional programmable device, they carry several serious problems to be solved. This paper proposes a logic block architecture of programmable device suit-able for the reconfigurable computing. Compared to conventional logic blocks, our logic block can improve implementation density, efficiency and speed.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권4호
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• pp.318-328
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• 2011

Stage-level reconfigurable chip multiprocessor (CMP) aims to achieve highly reliable and fault tolerant computing by using interwoven pipeline stages and on-chip interconnect for communicating with each other. The existing crossbar-switch based stage-level reconfigurable CMPs offer high reliability at the cost of significant area/power overheads. These overheads make realizing large CMPs prohibitive due to the area and power consumed by heavy interconnection networks. On other hand, area/power-efficient architectures offer less reliability and inefficient stage-level resource utilization. In this paper, I propose a hierarchical multiplexing interconnection structure in lieu of crossbar interconnect to design area/power-efficient stage-level reconfigurable CMP. The proposed approach is able to keep the reliability offered by the crossbar-switch while reducing the area and power overheads. Experimental results show that the proposed approach reduces area by up to 21% and power by up to 32% when compared with the crossbar-switch based interconnection network.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권3호
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• pp.207-220
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• 2011

Coarse-grained reconfigurable architecture (CGRA) based embedded systems aims to achieve high system performance with sufficient flexibility to map a variety of applications. However, the CGRA has been considered as prohibitive one due to its significant area/power overhead and performance bottleneck. In this work, I propose reconfigurable multi-array architecture to reduce power/area and enhance performance in configurable embedded systems. The CGRA-based embedded systems that consist of hierarchical configurable computing arrays with varying size and communication speed were examined for multimedia and other applications. Experimental results show that the proposed approach reduces on-chip area by 22%, execution time by up to 72% and reduces power consumption by up to 55% when compared with the conventional CGRA-based architectures.

• 방송공학회논문지
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• 제20권5호
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• pp.774-777
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• 2015

본 논문에서는 8K(7680x4320) UHD(Ultra High Definition) TV에서의 화질 향상을 위한 영상신호 처리용 프로그래머블 비디오 프로세싱 플랫폼을 세계 최초로 제안하였다. 8K 영상을 초당 60 프레임으로 처리하기 위해서는 고성능 컴퓨팅 능력과 대용량의 메모리 대역폭이 지원되어야 한다. 제안한 아키텍처에서는 입력 영상의 병렬처리를 위한 멀티 클러스터 구조, 클러스터 간이 데이터 파이프라이닝을 위한 링 데이터 패스 구조 및 필터링 연산을 위한 하드웨어 가속기로 구성되었다. 재구성형 프로세서(Reconfigurable Processor) 기반의 제안된 플랫폼은 다양한 화질향상 알고리즘을 구동할 수 있으며, UHD 방송 표준 및 디스플레이 패널 변동성에 알고리즘의 업데이트만으로 대응이 가능한 큰 장점을 갖고 있다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제9권5호
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• pp.560-566
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• 2003

최근까지 초고집적 FPGA 혹은 재구성가능 프로세서 등을 이용한 RC(재구성 컴퓨팅) 기술에 대한 많은 연구가 진행되어 왔으며, 최근 들어서는 이와 같은 RC 기술을 응용분야에 실제 적용한 성공적인 상용화 사례들이 보고되고 있다. 본 논문에서는 FPGA의 동적 재구성 기능과 RC 기법을 이용하여 DES 암호화 시스템을 적은 용량의 FPGA에 구현하기 위한 설계와 구현된 DES 암호화 시스템의 시스템수준 검증 기법을 제안한다. 이를 통하여 동적 재구성 기반의 접근법이 가지는 유용성을 평가할 수 있었는데, 그것은 FPGA의 동적 재구성을 통하여 임의의 알고리즘의 RC 기법에 의한 하드웨어 구현에 있어서 성능과 가격간의 타협이 매우 효과적으로 이루어 질 수 있다는 것이다.

• 전기전자학회논문지
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• 제24권1호
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• pp.186-193
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• 2020

본 논문에서는 Zynq SoC 환경에서 재구성 가능한 하드웨어 가속기를 지원하는 멀티쓰레딩 시스템을 제안한다. 압축된 정지 영상의 픽셀 데이터를 복원하는 고성능 JPEG 디코더를 구현하고 2D-IDCT 함수를 재구성 가능한 하드웨어 가속기로 설계하여 성능을 검증한다. 구현된 시스템에서 최대 4개의 재구성 가능한 하드웨어 가속기는 소프트웨어 쓰레드와 동기화되어 연산을 수행할 수 있으며 이미지 해상도와 압축률에 따라 다른 성능 향상을 보인다. 1080p 해상도 영상의 경우 17:1의 압축률에서 최대 79.11배의 성능 향상과 99fps의 throughput 속도를 보여준다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권2호
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• pp.307-311
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• 2015

In this paper, we propose an efficient fault-recovery technique for CGRA (Coarse-Grained Reconfigurable Architecture) based multi-core architecture. The proposed technique is intra/inter-CGRA co-reconfiguration technique based on a ring-based sharing fabric (RSF) and it enables exploiting the inherent redundancy and reconfigurability of the multi-CGRA for fault-recovery. Experimental results show that the proposed approaches achieve up to 73% fault recoverability when compared with completely connected fabric (CCF).

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.615-628
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• 2015

CGRA (Coarse-Grained Reconfigurable Architecture) based multi-core architecture can be considered as a suitable solution for the fault-tolerant computing. However, there have been a few research projects based on fault-tolerant CGRA without exploiting the strengths of CGRA as well as their works are limited to single CGRA. Therefore, in this paper, we propose two approaches to enable exploiting the inherent redundancy and reconfigurability of the multi-CGRA for fault-recovery. One is a resilient inter-CGRA fabric that is ring-based sharing fabric (RSF) with minimal interconnection overhead. Another is a novel intra/inter-CGRA reconfiguration technique on RSF for maximizing utilization of the resources when faults occur. Experimental results show that the proposed approaches achieve up to 94% faulty recoverability with reducing area/delay/power by up to 15%/28.6%/31% when compared with completely connected fabric (CCF).

• 한국HCI학회:학술대회논문집
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• 한국HCI학회 2009년도 학술대회
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• pp.855-861
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• 2009

20세기 초 바우하우스(BAUHUAS), 러시아 구축주의(Constructivism), 구성주의 운동(VKHUMAUS)등에서는 산업구조주의의 특히 재료, 기술, 과학의 도입을 통한 디자인 반영을 강조하였다[01]. 건축에 있어서도 "형태는 기능을 따른다(Form follows Function)"라는 합리주의적 사고를 기반으로 산업 디자인이 반영된 차별화된 공간형태가 등장하였다. 이 시대 건축가들의 공간형태에 대한 해석은 효율과 편리성 구현을 우선한 기능에 목록을 나열하는 것과 공간에서 요구되는 기능들 간의 관계를 건축형태 어휘로 도출하고 구현하는 것이었다[02]. 르 꼬르뷔제의 필로티(les polotis), 옥상테라스(Le Toit-Terrasse), 자유로운 평면(Le Plan Livre), 가로로 긴 창(La Fenetre en Longeu), 자유로운 파사드(Le Facade Livre)로 정의된 근대건축 5형식은 20세기에 전개된 건축공간형태 개념을 보여주는 대표적인 사례이다. 그러나 근대건축에서 기능에 의해 정의된 공간형태어휘는 형태 구현을 기술 제약과 재료의 물리적 특성의 한계로 가능한 공간형태 범위를 갖게 되고, 도리어 요구되는 기능이 공간형태에 따라 결정되는 모순적인 상황을 초래하였다. 본 논문에서는 오늘날의 공간디자인과 관련된 IT기술 선행연구사례와 공간형태와 기능에 있어 기술과 재료의 변화로 유연한 공간을 형성이 가능한지 살펴보고자 한다. 이를 위해 기술을 적용에 있어 사용자의 요구에 따른 다양한 공간형태 어휘와 재료의 물리적 변화를 통한 기능의 조합과 제공하여 동일공간에 다양한 기능과 프로그램을 제공하고, 목표지향적인 공간으로 재구성할 수 있는 특성을 지닌 공간개념을 제시함을 목적으로 한다.

• Journal of Information Processing Systems
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• 제12권3호
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• pp.538-547
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• 2016

Cloud computing is a new style of computing in which dynamically scalable and reconfigurable resources are provided as a service over the internet. The MapReduce framework is currently the most dominant programming model in cloud computing. It is necessary to protect the integrity of MapReduce data processing services. Malicious workers, who can be divided into collusive workers and non-collusive workers, try to generate bad results in order to attack the cloud computing. So, figuring out how to efficiently detect the malicious workers has been very important, as existing solutions are not effective enough in defeating malicious behavior. In this paper, we propose a security protection framework to detect the malicious workers and ensure computation integrity in the map phase of MapReduce. Our simulation results show that our proposed security protection framework can efficiently detect both collusive and non-collusive workers and guarantee high computation accuracy.