• 대한전자공학회논문지SD
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• 제39권2호
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• pp.63-71
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• 2002

본 논문에서는 저전력 8-비트 RISC 마이크로콘트롤러 구조를 제안하였다. 설계된 마이크로콘트롤러는 4단계 파이프라인 구조를 가지며 기존의 여러 가지 저전력 설계 기법들을 이용하여 구현되었다. 전력 소모는 0.6㎛ 공정을 사용했을 때 MIPS당 600㎼를 소모했으며 0.25㎛ 공정을 사용했을 때 MIPS당 70㎼를 소모했다. RTL 레벨의 설계는 VHDL을 이용해서 수행되었고, 0.6㎛/0.2㎛ CMOS IDEC(Integrated Circuit Design Education Center) standard cell library를 이용해서 게이트 레벨에서 기능 검증을 하였다. 합성된 코어는 0.25㎛ 공정을 용했을 때 약 7000개의 NAND 게이트를 0.36㎟의 작은 면적에 집적화 시킬 수 있었다. 마지막으로 기존의 상용 마이크로콘트롤러와의 성능 비교를 수행하였다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.68-73
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• 2006

본 논문에서는 SoC(System On a Chip)의 효율적인 설계와 빠른 검증을 위해서 Active-HDL과 Matlab의 Simulink를 연동하여 HDL, SystemC 및 알고리즘 레벨의 추상화를 동시에 통합하여 시뮬레이션 할 수 있는 방법론을 제시하고, 이를 이용한 다채널 스피커의 직렬연결 기법을 설계 및 구현하였다. 구현은 ARM 프로세서와 Xilinx Virtex4 FPGA를 기반으로 하고 AMBA 버스를 사용하여 연동하는 SoC Master 보드 상에서 이루어졌다. 이러한 방법은 하드웨어 부분의 RTL 코드를 IP화하여 소프트웨어 부분과 동시에 검증 할 수 있는 장점을 가지고 있으며 직렬 연결 스피커 시스템과 같이 많은 신호처리를 하는 부분에서 쉽고 빠르게 설계를 진행할 수 있음을 보였다.

• 전기전자학회논문지
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• 제24권3호
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• pp.838-844
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• 2020

본 논문에서는 검출과 복호가 결합된 효율적인 비터비 알고리즘 (joint Viterbi detection and decoding (JVDD))의 저복잡도 하드웨어 설계 및 구현 결과를 제시한다. 길쌈부호화된 GMSK 신호가 BLE 5.0 표준으로 채택 되어있으므로 검출과 복호를 위해 두개의 비터비 프로세서가 필요하다. 그러나, 제안된 JVDD 알고리즘은 GMSK에 의해서 유발된 심볼간의 간섭정보(ISI : inter-symbol interference)가 반영된 가지 메트릭 (branch metric)을 사용하여 단지 하나의 비터비 만을 사용하여도 검출과 복호 수행이 가능하며, 성능 저하 없이 복잡도 감소가 가능하다. JVDD 알고리즘을 적용한 BLE 비터비 복호기의 하드웨어 구현을 위해 효율적인 구조 설계가 수행되었다. 제안된 구조는 1 클럭 사이클 동안 복호를 완료할 수 있기 때문에 저지연 및 저면적 구현이 가능하다. 제안된 비터비 복호기는 Verilog-HDL을 이용하여 RTL 설계되었고, GF 55nm 공정을 활용하여 논리합성 및 구현되었다. 합성결과 12K 게이트 수를 포함하였으며 메모리 유닛 및 초기 지연시간은 MSE (modified state exchange) 대비 33% 감소 가능함을 확인하였다.

• 융합신호처리학회논문지
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• 제8권4호
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• pp.285-292
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• 2007

SoC는 소프트웨어와 하드웨어가 통합 설계되는 시스템 수준 설계 플랫폼이며 상위 수준 합성은 SoC 설계방법론의 중요한 과정이다. 최근 SPARK라 불리는 병렬 상위 수준 합성 툴이 개발되었다. SPARK는 C코드를 입력받아 코드 이동과 다양한 변형 기술을 이용해서 스케줄하고 최종적으로 합성 가능한 RTL VHDL를 생성한다. 기본 적인 디지털 신호 및 영상처리 알고리즘은 반복 순환문으로 표현되며, 합성을 동해 SPARK는 다양한 루프 변형 알고리즘을 적용한다. 그러나 이 기법에 의한 합성 결과는 디자이너가 수동으로 직접 설계한 최적구현과 비교했을 때 성능 면에서 만족할 만한 결과를 생성하지 못한다. 본 논문에서는 전용 프로그램 논리소자를 가지는 새로운 SoC 플랫폼을 제안하고, C로 기술된 행위 수준 반복 순환문을 2차원 시스톨릭 어레이로 매핑하는 과정을 기술한다. 최종적으로 유도된 시스톨릭 어레이는 제안된 SoC 플랫폼 상의 전용 프로그램 논리소자 상에 구현된다.

• 한국통신학회논문지
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• 제28권7B호
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• pp.647-659
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• 2003

고속 라우터의 인터넷 패킷 처리에서 가장 많은 시간이 걸리는 부분이 IP 패킷 주소 룩업 중 LPM 탐색이다. 기존의 CAM을 이용한 LPM 탐색에서 LPM 탐색율이 높으면서 동시에 복잡도도 높지 않은 방식은 룩업 테이블의 갱신시간이 0(n)으로 오래 걸렸다. 본 논문에서 설계한 파이프라인 룩업 테이블은 고속 LPM 탐색을 위한 구조로서 갱신시간이 0(1)으로 짧으면서도, LPM 탐색율이 높고, 복잡도도 높지 않은 새로운 방식의 파이프라인 구조로, 1bit RAM 셀을 이용한 CAM 배열 구조로 설계하였다. 룩업 테이블은 3단계의 파이프라인으로 구성된다. 단계1 및 단계2의 키 필드 분할 수 및 매칭점의 분포에 따라 파이프라인의 성능이 좌우되며, LPM 탐색율이 달라질 수 있다 설계방식은 RTL에서 하드웨어 기술 언어를 이용해서 수행되었고, 0.35$\mu\textrm{m}$ CMOS 표준 셀 라이브러리를 이용해서 게이트 수준에서 기능을 검증하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (3)
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• pp.18-20
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• 1998

본 논문에서는 RISC Microprocessor Core 설계에 대한 기반 기술을 확립하여, GPS(Global Positioning System) 같은 Embedded 시스템 등에서 주로 사용되어 지고 있는 ARM사의 ARM7 CPU와 이진 호환이 가능한 Microprocessor를 설계하고자 하였다. 이를 위하여 RISC Microprocessor의 기본적인 구조를 바탕으로 하여 ARM7 CPU와의 호환을 위하여 ARM7 CPU의 명령어들이 주어진 Clock안에 수행될 수 있도록 설계를 하였고, 여러 모듈을 원활히 공유할 수 있도록 내부에 공유 버스를 설계하였다. 설계를 위해서 Verilog-HDL(Hardware Description Language)을 사용하였으며, Microprocessor를 기술하는데 있어서 Behavioral 구조와 RTL(Register Transfer Level) 구조를 혼합하여 사용하였다. 설계된 Microprocessor의 동작은 면적과 타이밍의 최적화를 거친 후 Cwaves 툴을 사용하여 실질적인 ARM7의 명령어들을 수행하면서 검증하였다.

• 대한전자공학회논문지SD
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• 제39권6호
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• pp.59-68
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• 2002

본 논문에서는 블록 효과(blocking effect)가 없고, 압축성능 또한 높아 영상압축을 포함한 여러 응용 분야에서 널리 사용되고 있는 2차원 이산 웨이블렛 변환(DWT, Discrete Wavelet Transform) 필터를 설계하였다. 필터로는 4개의 필터 탭을 갖는 Two-channel QMF(Quadrature Mirror Filter) PR(Perfect Reconstruction) Lattice 필터를 사용하였다. 제안된 DWT 아키텍쳐는 단순하지만 효과적인 스케줄링 기법을 이용하여 설계되어 최소의 하드웨어(곱셈기, 덧셈기, 레지스터 등)로 구성되었고, 이 아키텍쳐에 두 개의 연속적인 입력이 동시에 제공되면 효율적으로 2차원 DWT를 수행함을 보였다. 제안된 아키텍쳐는 RTL 레벨 시뮬레이션을 통해 검증되었고, 100% 하드웨어 이용도(utilization)를 나타낸다. 다른 연구 결과들과 비교하였을 때 최소의 하드웨어를 사용하여 상대적으로 높은 수행능력을 보였다. 효과적인 메모리 매핑 방법과 그를 위한 주소 발생 방법이 제안되었으며, 고정 소수점 연산 시에 발생하는 에러를 분석하여 적절한 양자화 비트를 결정하기 위한 다양한 시뮬레이션과 성능이 분석되었다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.97-104
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• 2004

본 논문은 JPEG2000의 손실 압축 또는 무손실 압축에 사용되어지는 9-7/5-3 리프팅 DWT필터에 대한 효율적인 VLSI 구조를 제안한다. 제안된 구조는 리프팅 DWT 연산을 위해 내부 라인 메모리만을 사용하며, 내부 처리 유닛은 1개의 곱셈기와 1개의 덧셈기의 임계경로를 갖는다. 특히 본 논문에서는 처리유닛의 수를 감소하기 위해 1레벨의 열방향을 담당하는 필터로 하여금 2레벨 이상의 행방향과 열방향 연산 모두를 처리하도록 하였다. 결과적으로 제안된 구조는 기존의 구조에 비해 작은 하드웨어 크기를 갖는다. 제안된 리프팅 DWT구조는 RTL 수준에서 VHDL로 모델링되었으며, 기능 검증 후 Altera APEX 20K FPGA로 구현되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.191-193
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• 2017

2048-bit의 키 길이를 지원하는 공개키 암호 프로세서 RSA-2048을 설계하였다. RSA 암호 연산에 사용되는 핵심 기능블록인 모듈러 곱셈기는 Word-based Montgomery Multiplication 알고리듬으로 설계하였으며, 모듈러 지수 승은 L-R binary exponentiation 알고리듬으로 설계하였다. 2048-bit의 큰 정수를 저장하기 위한 레지스터를 메모리로 대체하고, 곱셈기에 필요한 최소 레지스터만 사용하여 전체 하드웨어 자원을 최소화 하였다. Verilog HDL로 설계된 RSA-2048 프로세서를 RTL-시뮬레이션을 통해 기능을 검증하였다. 작은 소형 디바이스들 간에 인증 및 키 관리가 중요해짐에 따라 설계된 RSA-2048 암호 프로세서를 하드웨어 자원, 메모리가 제한된 응용 분야에 활용 할 수 있다.

• 한국정보기술응용학회:학술대회논문집
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• 한국정보기술응용학회 2002년도 춘계학술대회
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• pp.87-87
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• 2002

본 논문에서는 모듈성과 확장성을 갖는 시스톨릭 어레이 정렬기(Systolic Array Sorter)의 구현에 대하여 기술한다. 정규순환방정식으로 표현된 정렬(sorting)알고리즘으로부터 1차원 평면 시스톨릭 어레이를 유도한 후 유도된 정렬 시스톨릭 어레이를 RTL 수준에서 VHDL로 모델링 하여 동작을 검증하였다. 검증된 시스톨릭 어레이 정렬기는 synopsys hynix-0.35$\mu\textrm{m}$ 셀 라이브러리와 FPGA s40pq240칩을 사용하여 합성 및 구현되었다.