• 전자공학회논문지B
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• 제32B권11호
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• pp.1527-1535
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• 1995

This paper introduces an isolated word recognition system realized on a neurocomputer called E-MIND II, which is a 2-D torus wavefront array processor consisting of 256 DNP IIs. The DNP II is an all digital VLSI unit processor for the EMIND II featuring the emulation capability of more than thousands of neurons, the 40 MHz clock speed, and the on-chip learning. Built by these PEs in 2-D toroidal mesh architecture, the E- MIND II can be accelerated over 2 Gcps computation speed. In this light, the advantages of the E-MIND II in its capability of computing speed, scalability, computer interface, and learning are especially suitable for real time application such as speech recognition. We show how to map a TDNN structure on this array and how to code the learning and recognition algorithms for a user independent isolated word recognition. Through hardware simulation, we show that recognition rate of this system is about 97% for 30 command words for a robot control.

• 전력전자학회논문지
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• 제12권4호
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• pp.339-345
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• 2007

본 논문에서는 FPGA(Field Programmable Gate Array) 기반의 전류 제어기를 설계하고 구현하였다. 기존의 DSP(Digital Signal Processor) 기반의 전류 제어기는 알고리즘 연산으로 인해 일반적으로 한 샘플링의 디지털 시지연이 발생한다. 반면에, FPGA 기반의 전류제어기는 FPGA의 높은 연산 능력을 이용하여, 알고리즘 연산에 필요한 시지연을 감소시킬 수 있다. 이로 인해 시지연이 물리적으로 줄기 때문에, 어떠한 시지연 보상 알고리즘 없이 전류 제어기의 대역폭을 향상시킬 수 있다. 구현된 FPGA 기반 전류 제어기의 성능은 실험을 통해 검증되었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.637-638
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• 2005

AAO templates were fabricated using a two-step anodization process with pretreatment such as electro polishing and annealing. To reduce process time and get well-aligned pore array, rapid thermal processor by an halogen lamp was employed in vacuum state at $500^{\circ}C$ for various time. The pore array of AAO template annealed at $500^{\circ}C$ for 2 h is comparable to a template annealed in conventional furnace at $500^{\circ}C$ for 30 h. The well-fabricated AAO template has the mean pore diameter of 70 nm, the barrierlayer thickness of 25 nm, and the pore depth of $9{\mu}m$. And the pore density can be as high as $2.0\times10^{10}cm^{-2}$.

• 대한전자공학회논문지SP
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• 제44권1호
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• pp.49-55
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• 2007

본 논문에서는 필드/프레임의 공간적, 시간적 움직임 특성을 활용한 디인터레이스드 기법을 이용해 재구성된 영상프레임으로부터 넓은 탐색영역에서의 움직임추정이 가능한 이중연산구조 기반의 다해상도 계층적 움직임 추정 방식(multi- resolution hierarchical motion estimation, MHME)의 효율적인 다중연산구조 기반의 움직임 추정을 제안한다. 공간적, 시간적 움직임 특성으로부터 디인터레이스드 기법을 적용하여 재구성된 영상프레임으로부터는 계층적 움직임 추정방식을 적용하여 빠른 움직임 영역에서도 화질의 열화가 거의 없는 다해상도 계층적 움직임 추정(MHME) 영상처리를 구현하였고, 비교적 높은 PSNR을 얻을 수 있었다. 다양한 모드 M=2 또는 M=3의 여러 가지 모의실험을 통해 제안된 구조가 전역탐색 블록정합 알고리듬(Full-search Block Matching Algorithm, FBMA)에 대하여 예측성능에 있어 최고 1.49dB(CAR), 최저0.421dB(Mobile & Calendar)의 모의실험결과 평균 -0.7dB 정도의 미소한 평균 PSNR 저하를 나타내었다. 이의 구현을 위해 제안된 전역/후역 탐색방식의 연산처리방식은 하나의 처리기소자(Processor Element, PE)에 이중연산처리기(DAPE) 구조를 채택하여 제한된 PE로부터 넓은 탐색영역에서의 움직임 추정이 가능한 전역/후역 탐색방식(Foreground & Background Search Algorithm, FBSA)의 비트 처리열 탐색 알고리듬을 제안 적용하여 움직임추정 연산의 성능을 구조적으로 향상시키는 다중프로세서 어레이 구조(Multiple Processor Array Unit, MPAU)를 개발 제안하였다.

• 정보처리학회논문지A
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• 제18A권3호
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• pp.99-108
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• 2011

프로세서 기술은 공정비용의 증가와 전력 소모 때문에 단순 동작 주파수를 높이는 방법이 아닌 다수의 프로세서를 집적하는 병렬 프로세싱 기술 발전이 이루어지고 있다. 본 논문에서는 멀티미디어에 내재한 무수한 데이터를 효과적으로 처리할 수 있는 SIMD(Single Instruction Multiple Data) 기반 병렬 프로세서를 소개하고, 또한 이러한 SIMD 기반 병렬 프로세서 아키텍처에서 이미지/비디오 픽셀을 효율적으로 처리 가능한 픽셀 서브워드 병렬처리 명령어를 제안한다. 제안하는 픽셀 서브워드 병렬처리 명령어는 48비트 데이터패스 아키텍처에서 4개의 12비트로 분할된 레지스터에 4개의 8비트 픽셀을 저장하고 동시에 처리함으로써 기존의 멀티미디어 전용 명령어에서 발생하는 오버플로우 및 이를 해결하기 위해 사용되는 패킹/언팽킹 수행의 상당한 오버헤드를 줄일 수 있다. 동일한 SIMD 기반 병렬 프로세서 아키텍처에서 모의 실험한 결과, 제안한 픽셀 서브워드 병렬처리 명령어는 baseline 프로그램보다 2.3배의 성능 향상을 보인 반면, 인텔사의 대표적인 멀티미디어 전용 명령어인 MMX 타입 명령어는 baseline 프로그램보다 단지 1.4배의 성능 향상을 보였다. 또한, 제안한 명령어는 baseline 프로그램보다 2.5배의 에너지 효율 향상을 보인 반면, MMX 타입 명령어는 baseline 프로그램보다 단지 1.8배의 에너지 효율 향상을 보였다.

• 전자공학회논문지CI
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• 제40권2호
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• pp.17-25
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• 2003

본 논문에서는 상태 변수 표현 방법에 따른 알고리즘 분할을 통해 2차원 웨이브렛 변환 연산을 실시간으로 처리할 수 있는 프로세서 구조를 제안하였다. 제안된 프로세서 구조는 영상입력에 대하여 행, 열 방향을 동시에 고려하여 데이터 플로우 방식으로 처리함으로써 중간적인 결과의 메모리 저장 및 읽기에 소요되는 전달 지연 시간을 감소할 수 있어 실시간 처리에 적합한 VLSI 구조이다. 필터의 길이를 K라할 때 프로세서는 내부에 4개의 곱셈기, 4개의 덧셈기 및 NK-N 크기의 메모리를 가지는 등의 하드웨어 복잡도가 낮아 웹 카메라 서버와 같은 내장형의 응용에 매우 적합한 구조이고, 쉽게 어레이 구조로 확장할 수 있어 고성능을 요구하는 다양한 영상 처리 응용에도 사용 가능하다.

• Journal of electromagnetic engineering and science
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• 제8권2호
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• pp.52-58
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• 2008

This paper concerns with signal cancellation problem in a linearly constrained adaptive array processor in coherent environment. Alternate mainbeam nulling approach was proposed to prevent the signal cancellation phenomenon. The linearly constrained LMS algorithm with a unit gain constraint and that with a null constraint in the direction of the desired signal is alternately implemented to reduce the signal interaction between the desired signal and the interferences, which is the main cause of the signal cancellation. It is shown that the proposed method performs better than a conventional method.

• 대한전자공학회논문지
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• 제27권4호
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• pp.628-635
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• 1990

This paper describes a new gate array layout system, HAN-LACAD-G(HANyang LAyout CAD system for Gate array). HAN-LACAD-G is composed of placer, global router, detailed router, and output processor. In placement design, initial placement is performed by repetitive clustering and min-cut partitioning followed by placement improvement using the concept of pairwise interchange. In global routing phase, pins are assigned in each channel considering the routing congestion estimation and overflows in feedthroughs are restricted. For the detailed routing, we use layer and three layer channel routing techniques. Layout results are displayed graphically and modified interactively by the user using the layout editor.

• 디지털산업정보학회논문지
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• 제9권1호
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• pp.95-102
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• 2013

This paper covers nulling algorithm. In this algorithm, we assume that nulling points are already known. In general, nulling algorithm using matrix equation was utilized. But, this algorithm is pointed out that computational complexity is disadvantage. So, we choose gradient method to reduce the computational complexity. In order to further reduce the computational complexity, we propose approximate gradient method using characteristic of trigonometric functions. The proposed method has same performance compared with conventional method while having half the amount of computation when the number of antenna and nulling point are 20 and 1, respectively. In addition, we could virtually eliminate the trigonometric functions arithmetic. Trigonometric functions arithmetic cause a big problem in actual implementation like FPGA processor(Field Programmable gate array). By utilizing the above algorithm in a multi-cell environment, beamforming gain can be obtained and interference can be reduced at same time. By the above results, the algorithm can show excellent performance in the cell boundary.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2008년도 정보통신설비 학술대회
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• pp.409-413
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• 2008

In this paper, we introduce a platform of advanced multiple antenna system based on orthogonal frequency-division multiplexing (OFDM). The advanced multiple antennas have beamforming gain using array antenna. In array antenna systems, received signal has phase delay caused distance of each antennas, therefore it should compensate with optimum weight vector which calculated by Lagrange algorithm. To implement the presented above procedures using Digital Signal Processor (DSP), we should fixed-point design. The performance of implemented platform is verified through MATLAB$^{(R)}$ simulations with various signal environments.