• Bulletin of the Korean Chemical Society
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• 제33권9호
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• pp.3061-3070
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• 2012

Novel 2-hexylthieno[3,2-b]thiophene-containing conjugated molecules have been synthesized via a reduction reaction using tin chloride in an acidic medium. They exhibited good solubility in common organic solvents and good self-film and crystal-forming properties. The single-crystalline objects were fabricated by a solvent slow diffusion process and then were employed for fabricating field-effect transistors (FETs) along with thinfilm transistors (TFTs). TFTs made of 5 and 6 exhibited carrier mobility as high as 0.10-0.15 $cm^2V^{-1}s^{-1}$. The single-crystal-based FET made of 6 showed 0.70 $cm^2V^{-1}s^{-1}$ which was relatively higher than that of the 5-based FET (${\mu}=0.23cm^2V^{-1}s^{-1}$). In addition, we fabricated organic photovoltaic (OPV) cells with new 2-hexylthieno [3,2-b]thiophene-containing conjugated molecules and methanofullerene [6,6]-phenyl C61-butyric acid methyl ester ($PC_{61}BM$) without thermal annealing. The ternary system for a bulk heterojunction (BHJ) OPV cell was elaborated using $PC_{61}BM$ and two p-type conjugated molecules such as 5 and 7 for modulating the molecular energy levels. As a result, the OPV cell containing 5, 7, and $PC_{61}BM$ had improved results with an open-circuit voltage of 0.90 V, a short-circuit current density of 2.83 $mA/cm^2$, and a fill factor of 0.31, offering an overall power conversion efficiency (PCE) of 0.78%, which was larger than those of the devices made of only molecule 5 (${\eta}$~0.67%) or 7 (${\eta}$~0.46%) with $PC_{61}BM$ under identical weight compositions.

• 대한기계학회논문집A
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• 제39권10호
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• pp.1011-1019
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• 2015

Insulated gate bipolar transistor (IGBT) 소자는 전동차, 항공기 및 전기 자동차에 가장 많이 사용되는 고전압, 고전력용 전력 반도체이다. 그러나 IGBT 전력소자는 동작 시 발열 온도가 매우 높고, 이로 인해, IGBT 소자의 신뢰성 및 성능에 큰 영향을 미치고 있다. 따라서 발열 문제를 해결하기 위한 IGBT 모듈 패키지의 방열 설계는 매우 핵심적인 기술이며, 특히, 소자가 동작 한계 온도에 올라가지 않도록 방열 설계를 적절히 수행하여야 한다. 본 논문에서는 전동차에 사용되는 1200 A, 3.3 kV 급 IGBT 모듈 패키지의 열 특성에 대해 수치해석을 이용하여 분석하였다. IGBT 모듈 패키지에 사용되는 다양한 재료 및 소재의 두께에 대한 영향을 분석하였으며, 실험계획법을 이용한 최적화 설계를 수행하였다. 이를 통하여 열 저항을 최소화하기 위한 최적의 방열 설계 가이드 라인을 제시하고자 하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.340.2-340.2
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• 2014

최근 비정질 산화물 반도체는 가시광 영역에서의 투명도와 낮은 공정 온도, 그리고 높은 Field-effect mobility로 인해 Thin film transistors의 Active channel layer의 재료로 각광 받고 있다. ZnO, IZO, IGO, ITGO등의 많은 산화물 반도체들이 TFT의 채널층으로의 적용을 위해 활발히 연구되고 있으며, 특히 비정질 IGZO는 비정질임에도 불구하고 Mobility가 $10cm^2/Vs$ 정도로 기존의 a-Si:H 보다 높은 Mobility 특성을 나타내고 있어 대화면 디스플레이와 고속 구동을 위한 LCD에 적용 할 수 있으며 또한 낮은 공정 온도로 인해 플렉서블 디스플레이에 응용될 수 있다는 장점이 있다. 우리는 RF magnetron sputtering법으로 증착한 비정질 IGZO TFT(Thin Film Transistors)의 전기적 특성과 IGZO 박막의 특성에 미치는 RF power의 영향을 연구하였다. 제작한 TFTs의 Active channel layer는 산소분압 1%, Room temperature에서 RF power별(50~150 W)로 Si wafer 기판 위에 30nm로 증착 하였고 100 nm의 $SiO_2$가 절연체로 사용되었다. 또한 박막 특성을 분석하기 위해 같은 Chamber 분위기에서 100 nm로 IGZO 박막을 증착하였다. 비정질 IGZO 박막의 X-ray reflectivity(XRR)을 분석한 결과 RF Power가 50 W에서 150 W로 증가 할수록 박막의 Roughness는 22.7 (${\AA}$)에서 6.5 (${\AA}$)로 감소하고 Density는 5.9 ($g/cm^3$)에서 6.1 ($g/cm^3$)까지 증가하는 경향을 보였다. 또한 제작한 IGZO TFTs는 증착 RF Power가 증가함에 따라 Threshold voltage (VTH)가 0.3~4(V)로 증가하는 경향을 나타내고 Filed-effect mobility도 6.2~19 ($cm^2/Vs$)까지 증가하는 경향을 보인다. 또한 on/off ratio는 모두 > $10^6$의 값을 나타내며 subthreshold slope (SS)는 0.3~0.8 (V/decade)의 값을 나타낸다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.87-93
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• 2010

이 글은 공정, 전압, 온도 변화를 극복하기 위한 2단계 자동 트랜스컨덕턴스 조절 기능을 가진 저전력, 광대역 전압제어발진기의 설계에 관한 논문이다. 광대역에서 전압제어발진기를 발진시키기 위해, 디지털 자동 트랜스컨덕턴스 조절 루프와 아날로그 자동 진폭조절 루프가 사용되었다. 전압제어발진기의 출력 스윙 크기에 따라 트랜지스터의 바디전압을 조절하는 기능도 저전력 구현을 위해 설계되었다. 소모전류는 1.2 V 공급전압에서 2 mA에서 6 mA까지 1 mA 단위로 조절된다. 전압제어발진기의 튜닝 범위는 2.35 GHz에서 5 GHz까지 2.65 GHz로써 72%이다. 위상잡음은 중심주파수 3.2 GHz를 기준으로 1MHz 떨어진 지점에서 -117 dBc/Hz 이다.

• 전기전자학회논문지
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• 제21권4호
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• pp.331-337
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• 2017

본 논문에서는 20MHz 대역폭, 저잡음, 저전력의 3차 저역 통과 시그마-델타 모듈레이터를 개발한다. 본 시스템의 대역폭은 LTE 및 그 외 다른 광대역 무선통신 표준을 만족할 수 있다. Feed-forward 구조의 3차 저역 통과 필터를 통해 저전력 및 저복잡도를 실현한다. 개발된 시스템은 빠른 데이터 변환을 실현하기 위해 3bit-flash 타입의 양자화 회로를 사용하였다. Current-steering DAC의 경우 추가적인 회로 없이 높은 정확도와 낮은 전력 소모의 이유로 고안되었다. DAC의 입력 전압이 변할 경우 생기는 glitch들을 없애기 위해 cross-coupled 트랜시스터를 사용하여 glitch 상쇄(cancellation)를 실현하였다. 개발된 시스템은 32.65mW의 저전력 구현과 함께 65.9dB의 peak SNDR, 20MHz의 대역폭을 실현한다. 600mVp-p의 입력 two-tone 신호 입력 인가후의 IM3는 69dBc를 실현하였으며 TSMC의 0.18-um CMOS 공정을 이용하여 설계되었다.

• 한국정보통신학회논문지
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• 제13권7호
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• pp.1371-1378
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• 2009

본 논문에서는 로직 공정 기반의 저전력 eFuse OTP 메모리 셀을 제안하였다. eFuse OTP 메모리 셀은 프로그램과 읽기 모드에 최적화되도록 각각의 트랜지스터를 사용하였으며, WL과 BL의 기생적인 커패시턴스를 줄이므로 읽기 모드에서의 동작 전류를 줄였다. 그리고 저전력, 저면적의 eFuse OTP 메모리 IP 설계를 위하여 비동기식 인터페이스, 분리된 I/O, 디지털 센싱 방식의 BL 감지 증폭기 회로를 사용하였다. 모의실험 결과 읽기 모드에서의 동작전류는 VDD, VIO 각각 349.5${\mu}$A, 3.3${\mu}$A로 나왔다. 그리고 동부하이텍 0.18${\mu}$m generic 공정으로 설계된 eFuse OTP 메모 리 IP의 레이아웃 면적은300 ${\times}$557${\mu}m^2$이다.

• 한국전기전자재료학회논문지
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• 제23권9호
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• pp.667-670
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• 2010

In this paper, a high voltage current sensing circuit for boost converter is designed and verified by Cadence SPECTRE simulations. The current mirror pair, power and sensing metal-oxide semiconductor field effect transistors (MOSFETs) with size ratio of K, is used in our on-chip current sensing circuit. Very low drain voltages of the current mirror pair should be matched to give accurate current sensing, so a folded-cascode opamp with a PMOS input pair is used in our design. A high voltage high side lateral-diffused MOS transistor (LDMOST) switch is used between the current sensing circuit and power MOSFET to protect the current sensing circuit from the high output voltage. Simulation results using 0.35 ${\mu}m$ BCD process show that current sensing is accurate and the pulse frequency modulation (PFM) boost converter using the proposed current sensing circuit satisfies with the specifications.

• Transactions on Electrical and Electronic Materials
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• 제14권1호
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• pp.32-35
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• 2013

In this paper, a manufacturing process was developed for fabricating high-quality AlGaN/GaN high electron mobility transistors (HEMTs) on silicon carbide (SiC) substrates. Various conditions and processing methods regarding the ohmic contact and pre-metal-deposition $BCl_3$ etching processes were evaluated in terms of the device performance. In order to obtain a good ohmic contact performance, we tested a Ti/Al/Ta/Au ohmic contact metallization scheme under different rapid thermal annealing (RTA) temperature and time. A $BCl_3$-based reactive-ion etching (RIE) method was performed before the ohmic metallization, since this approach was shown to produce a better ohmic contact compared to the as-fabricated HEMTs. A HEMT with a 0.5 ${\mu}m$ gate length was fabricated using this novel manufacturing process, which exhibits a maximum drain current density of 720 mA/mm and a peak transconductance of 235 mS/mm. The X-band output power density was 6.4 W/mm with a 53% power added efficiency (PAE).

• 한국통신학회논문지
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• 제22권10호
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• pp.2136-2149
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• 1997

본 논문에서는 PDA나 PCS와 같은 내장형 응용을 위한 RISC 코어를 설계하였다. 이 RISC 프로세서는 내장형 응용의 중요한 특성인 빠른 인터럽트 핸들링, 빠른 컨텍스트 스위칭과 저전력 소모를 지원한다. 또한 조건부로 수행 가능한 명령어 군과 블럭 전송 명령 그리고 곱셈 명령을 이용하여 프로세서의 성능을 향상시켰다. 3단 파이프라인을 이용하였으며 2-phase 클럭을 사용한 단일 사이클 명령어 수행이 가능하다. 이 프로세서는 $5.0{\times}5.0mm^2$의 면적에 약 88,000개의 트랜지스터가 집적되었으며 $0.6{\mu}\textrm{m}$ 삼중 금속 단일 폴리 공정을 이용하여 레이아웃 되었다. 최대 동작 주파수는 40MHz이며 예상 전력 소비는 179mW이다.

• 한국전기전자재료학회논문지
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• 제15권10호
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• pp.831-837
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• 2002

Scaled SONOS transistors have been fabricated by 0.35$\mu\textrm{m}$ CMOS standard logic process. The thickness of stacked ONO(blocking oxide, memory nitride, tunnel oxide) gate insulators measured by TEM are 2.5 nm, 4.0 nm and 2.4 nm, respectively. The SONOS memories have shown low programming voltages of ${\pm}$8.5 V and long-term retention of 10-year Even after 2 ${\times}$ 10$\^$5/ program/erase cycles, the leakage current of unselected transistor in the erased state was low enough that there was no error in read operation and we could distinguish the programmed state from the erased states precisely The tight distribution of the threshold voltages in the programmed and the erased states could remove complex verifying process caused by over-erase in floating gate flash memory, which is one of the main advantages of the charge-trap type devices. A single power supply operation of 3 V and a high endurance of 1${\times}$10$\^$6/ cycles can be realized by the programming method for a flash-erased type EEPROM.