• 대한전자공학회논문지SD
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• 제46권3호
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• pp.41-50
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• 2009

플래시 메모리는 비휘발성, 저전력, 빠른 입출력, 충격에 강함 등과 같은 많은 장점을 가지고 있으며, 모바일 기기에서의 저장 매체로 자주 사용이 증가 되고 있다. 이에 따라 임베디드 디바이스에 널리 사용되는 NAND 플래시 전용 파일시스템인 YAFFS에 관한 연구가 활발히 이루어지고 있다. 하지만 기존의 YAFFS는 마운트 시 모든 페이지의 스페어 영역을 스캔함으로써 마운트 속도가 상당히 오래 걸리며, 기존의 지움 정책에서 플래시메모리의 특성인 마모도 제한을 고려하지 않은 지움 정책(Cartage-Collection)을 사용하는 문제점을 가지고 있다. 따라서 본 논문에서는 YAFFS의 마운트 과정에서의 문제점을 해결하기 위해 블록을 내용기반 리스트로 관리하고 마운트 할 때 일부 스페어 영역만을 읽어 기존의 마운트 시간을 감소시키는 기법을 제시한다. 또한 기존의 마모도 기법의 문제점을 해결하기 위해 내용기반 지움 정책을 사용하는 블록 스왑기법을 제안 한다. 실험에서는 파일의 크기를 다양하게 분류하여 기존의 파일시스템들과 비교하였다. 내용기반 YAFFS가 JFFS2보다는 82.2% 기존의 YAFFS보다는 42.9%의 마운트 평균시간이 감소하였으며, 기존의 지움 정책과 비교하여 추가적인 삭제나 지움 횟수가 없으며 제안한 블록 스왑기법은 마모도를 균일화하여 약 35%의 수명 증가를 보여준다.

• 전자공학회논문지SC
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• 제47권2호
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• pp.25-34
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• 2010

본 논문에서는 주파수 배가 방법을 사용한 초고속 전압 제어 링 발진기를 제안하였다. 제안한 전압 제어 발진기는 TSMC 0.18um 1.8V CMOS 공정을 사용하여 설계하였다. 제안한 주파수 배가 방법은 한 주기 안에서 $90^{\circ}$의 위상차를 가지는 4개의 신호를 AND-OR 연산하여 기본 신호의 두 배 주파수를 가지는 신호를 얻어내는 방법이다. 제안한 발진기는 차동 4단 링 발진기와 NAND 게이트를 사용하여 구성하였다. 전압 제어 링 발진기는 완전 차동 형태로 설계하여 정확하게 $90^{\circ}$의 위상차를 가지는 4개의 신호를 얻을 수 있었으며 공통 모드 잡음에 대해 우수한 잡음 성능을 가지게 되었다. 주파수 배가회로는 AND나 OR 게이트에 비해 집적도가 뛰어난 NAND 게이트를 사용하여 AND-OR 연산을 구현하였다. 설계된 전압 제어 링 발진기는 컨트롤 전압에 따라 3.72GHz에서 8GHz의 출력 주파수를 가지며 4GHz에서 4.7mW의 소비 전력과 1MHz 오프셋 주파수에서 -86.79dBc/Hz의 위상잡음 성능을 가짐을 검증하였다. 기존의 고속 전압 제어 링 발진기와의 비교에서도 모든 면에서 가장 뛰어난 성능을 보였고 저렴한 고속 주파수 합성기와 위상 고정 루프 등에 응용될 수 있음을 보였다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.61-69
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• 2010

본 논문에서는 기존 폴딩 구조의 A/D 변환기(ADC)가 지닌 경계조건 비대칭 오차를 극복하기 위해 홀수개의 폴딩 블록을 사용한 1.2V 8b 800MSPS CMOS ADC를 제안한다. 제안하는 ADC는 저 전력소모를 위해 폴딩 구조에 저항열 인터폴레이션 기법을 적용하고, 높은 folding rate(FR=9)를 극복하기 위해 cascaded 폴딩 구조를 채택하였다. 특히 폴딩 ADC의 주된 문제인 아날로그 신호의 선형성 왜곡과 offset 오차 감소를 위해 홀수개의 폴딩 블록을 사용하는 신호처리 기법을 제안하였다. 또한 스위치를 사용한 ROM 구조의 인코더를 채택하여 $2^n$ 주기를 가지지 않는 디지털 코드를 일반적인 바이너리 코드로 출력하였다. 제안하는 ADC는 $0.13{\mu}m$ 1P6M CMOS 공정을 사용하여 설계되었으며, 유효면적은 870um$\times$980um이다. 입력주파수 10MHz, 800MHz의 변환속도에서 150mW의 낮은 전력소모 특성을 보이며 SNDR은 44.84dB (ENOB 7.15bit), SFDR은 52.17dB의 측정결과를 확인하였다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.34-45
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• 2007

오버샘플링(oversampling) 방식의 시그마-델타(sigma-delta) A/D 컨버터에서는 오버샘플링된 신호를 최종 Nyquist rate 으로 낮춰주는 디지털 데시메이션 필터가 필수적이다. 본 논문에서는 면적을 크게 줄이면서 time-to-market의 이점을 가져다주는 고해상도 시그마-델타(sigma-delta) A/D 컨버터용 디지털 데시메이션(decimation) 필터의 Verilog-HDL 설계 및 구현을 보였다. 디지털 데시메이션 필터는 CIC(cascaded integrator-comb) filter와 두 개의 half-band FIR filter로 이루어져 있다. FIR필터에서 곱셈연산의 복잡성을 줄이고 면적을 최소화하기 위해 계수를 CSD(canonical signed digit) 코드로 표현하여 사용하였다. 곱셈 연산은 일반 곱셈기 없이 쉬프트 와 덧셈방식을 이용하여 구현되었다. 3단 데시메이션 필터는 $0.25-{\mu}m$ CMOS 공정으로 제작되었고, 필터의 면적은 $1.36mm^2$ 이며 2.8224 MHz의 클럭 주파수에서 4.4 mW의 파워소모를 보였다. 측정 결과 높은 신호대 잡음 비(SNR)를 요구하는 디지털 오디오용 데시메이션(decimation) 필터의 사양을 충분히 만족시키고 있음을 볼 수 있다.

• 한국인터넷방송통신학회논문지
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• 제16권1호
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• pp.199-207
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• 2016

본 논문에서는 안드로이드 플랫폼 기반의 스마트 감성조명 제어 시스템을 제안한다. 제안된 스마트 실내 감성조명 제어 시스템은 생체신호 측정기기와 이동식 스마트 월 패드, 조명 드라이버, 조명기기로 구성하였다. 제어 시스템은 생체신호를 측정하여 감정어휘를 추출하고, 월 패드에서 블루투스를 이용하여 각 조명 드라이버에 제어신호를 조명 드라이버에 전송하며, 조명 드라이버는 제어신호와 주변의 조도정보를 수집하여 확장보드를 통해 조명기기를 제어하도록 설계하였다. 이때, 월 패드에서는 실내 감성조명 제어 알고리즘에 의한 수동제어와 생체신호 모드 선택이 가능하고, 원하는 조명을 선택하여 부분적인 제어도 가능하게 제어 프로그램을 구현하였다. 제안된 스마트 실내 감성조명 제어 시스템의 실험 결과, 필요로 하는 영역의 조명기기에 대하여 선택적 제어와 색온도 가변에 의한 수동 제어와 생체신호 및 감성어휘에 의한 효율적 가변점등을 할 수 있었다. 따라서 상황에 적합한 색상과 밝기를 제어하여 실내 공간 업무 행위에 있어 집중력 및 업무능력 향상을 위한 효과적인 제어가 가능하였다. 그리고 기존 감성조명 제어 시스템보다 전력 소비 및 디머전압, 전격전류를 감소시켰다.

• 전자공학회논문지SC
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• 제44권1호
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• pp.74-84
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• 2007

본 논문에서는 기존의 DLL 지연 시간 잠금 범위를 확장하기 위해 새로운 이중 루프 DLL을 제안하였다. 제안한 DLL은 Coarse_loop와 Fine_loop를 포함하고 있으며, 와부 클럭과 2개의 내부 클럭 사이의 초기 시간차를 비교하여 하나의 루프를 선택하여 동작하게 된다. 2개의 내부 클럭은 VCDL의 중간 출력 클럭과 최종 출력 클럭이며 두 클럭의 위상차는 $180^{\circ}$이다. 제안한 DLL은 일반적인 잠금 범위 밖에 있을 경우 Coarse_loop를 선택하여 잠금 범위 안으로 이전 시킨 후 Fine_loop에 의하여 잠금 상태가 일어난다. 따라서 제안한 DLL은 harmonic lock이 일어나지 않는 한 항상 안정적으로 잠금 과정이 일어날 수 있게 된다. 제안한 DLL이 사용하는 VCDL은 두 개의 제어 전압을 받아 지연 시간을 조절함으로 일반적인 다 적층 currentstarved 형태의 인버터 대신에 TG 트랜지스터를 이용하는 인버터를 사용하여 지연 셀을 구성하였다. 새로운 VCDL은 종래의 VCDL에 비하여 지연시간 범위가 더욱 확장되었으며, 따라서 제안한 DLL의 잠금 범위는 기존의 DLL의 잠금 범위보다 2배 이상 확장되었다. 본 논문에서 제안한 DLL 회로는 0.18um, 1.8V TSMC CMOS 라이브러리를 기본으로 하여 설계, 시뮬레이션 및 검증하였으며 동작 주파수 범위가 100MHz${\sim}$1GHz이다. 또한, 1GHz에서 제안한 DLL의 잠금 상태에서의 최대 위상 오차는 11.2ps로 높은 해상도를 가졌으며, 이때 소비 전력은 11.5mW로 측정되었다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.40-49
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• 2008

Mobile-DTV 응용을 위한 분수형 주파수 합성기를 1.8V $0.18{\mu}m$ CMOS 공정으로 설계하였다. VCO는 PMOS를 사용하여 위상잡음을 감소시켰고, 인덕터와 캐패시터, 버렉터(varactor)를 선택적으로 스위칭하는 기법을 적용하여 측정 결과 800MHz-1.67GHz 대역에서 동작이 가능한 것을 확인하였다. VCO 이득 곡선의 선형 특성을 개선하기 위해서 버렉터 바이어스 기법을 사용하였고, 개수를 2개로 최소화 하였다. 추가적으로 버렉터 스위칭 기법을 사용해서 VCO 이득 저하 특성을 개선하였다. 또한, VCO 주파수 교정 블록을 사용해서 VCO 이득 저하를 개선하면서, VCO 이득의 간격을 일정하게 유지하도록 설계하였다. 분수형 주파수 분주비를 위한 시그마-델타 변조기의 설계 시 통합 모의실험 기법(co-simulation method)을 적용해서 설계의 정확성과 효율성을 향상시켰다. VCO와 PFD, CP, LF는 Cadence Spectre를 이용하여 검증하였고, 분주기는 Spectre와 Matlab Simulink, ModelSim, HSPICE를 이용하여 검증하였다. 주파수 합성기의 전체 소모 전력은 1.8V 전원 전압에서 18mW이고, VCO의 주파수 영역은 최대 주파수의 약 52.1%가 되는 것을 확인하였다. 또한 VCO의 위상 잡음은 1GHz, 1.5GHz, 2GHz 출력 주파수에서 1MHz 오프셋에서 -100dBc/Hz 이하의 잡음 특성을 확인하였다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.71-81
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• 2008

본 논문에서는 새로운 On-Chip 버스로 다중처리 기반의 GALDS 버스 구조를 제안하였고 성능을 검증하였다. 제안된 GALDS 버스 구조는 멀티 마스터 멀티 슬레이브의 다중 처리를 지원하는 세그먼트(segment) 기반의 고성능의 양방향 다중처리 버스 구조(bi-direction multitasking bus architecture)이다. 또한, 시스템의 태스크(task) 분석에 의해서, 버스는 버스 동작 주파수의 배수 값을 갖는 주파수 사이에서 각각의 IP에 최적화된 동작 주파수를 선택하기 때문에 전체 전력 소모를 줄일 수 있다. 서로 다른 동작 주파수를 입력받은 IP들 간의 효율적인 데이터 통신을 위하여, 본 구조에서는 비동기 양방향 FIFO를 기반으로 하는 비동기 Wrapper 설계하였다. 또한, 버스 세그먼트의 추가만으로 시스템의 쉬운 확장이 가능하기 때문에, 제안된 구조는 IP 재사용 및 구조적 변경이 용이한 장점을 갖는다. 제안된 버스의 검증을 위해 4-마스터/4-슬레이브를 가지는 4-세그먼트의 버스와 비동기 Wrapper를 Verilog HDL을 이용하여 구현하였다. 버스의 다중처리동작 검증은 버스와 IP의 동작 주파수 비가 1:1, 1:2, 1:4, 1:8인 경우를 기준으로 시뮬레이션을 통해 마스터 IP에서 슬레이브 IP 사이의 데이터 읽기 및 쓰기 전송 동작을 확인하였다. 데이터 전송은 Advanced Microcontroller Bus Architecture(AMBA)과 호환 가능한 16 Burst Increment 모드로 하였다. 제한된 GALDS 버스의 최대 동작 지연시간은 쓰기 동작 시 22 클럭, 읽기 동작 시 44 클럭으로 확인되었다.

• 한국정보과학회논문지:데이타베이스
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• 제34권2호
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• pp.133-140
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• 2007

플래시 메모리는 오늘날 다양한 형태로 우리 생활의 일부를 차지하고 있다. 이동식 저장매체, 유비쿼터스 컴퓨팅 환경과 휴대전화기, MP3플레이어, 개인정보단말기(PDA) 등의 모바일 제품 등에 광범위하게 사용되고 있다. 이처럼 많은 분야에서 사용되는 주된 이유는 플래시 메모리가 저전력, 비휘발성, 고성능, 물리적 안정성, 휴대성 등의 장점을 갖기 때문이다. 더불어 최근에는 기가바이트급 플래시 메모리도 개발되어 하드디스크의 자리를 대체할 수 있는 상황에 이르렀다. 하지만, 플래시 메모리는 하드디스크와 달리 이미 데이타가 기록된 섹터에 대해 덮어쓰기가 되지 않는다는 특성을 갖고 있다. 데이타를 덮어쓰기 위해서는 해당 섹터가 포함된 블록을 지우고(소거) 쓰기 작업을 수행해야 한다. 이로 인해 플래시 메모리의 데이타 읽기/쓰기/소거에 비용이 하드 디스크와 같이 동일한 것이 아니라 각각 다르다[1][5][6]. 이러한 특성이 고려되지 않은 기존의 OS, DBMS 등과 같은 시스템 소프트웨어에서 사용되는 교체 기법은 플래시 메모리 상에서 비효율성을 가질 수 있다. 그러므로 플래시 메모리상에서는 플래시 메모리의 특성을 고려한 효율적인 버퍼 교체 기법이 필요하다. 본 논문에서는 플래시 메모리의 특성을 고려한 버퍼 페이지 교체기법을 제안하며, 제안된 기법과 기존 기법들과의 성능 평가를 수행한다. 지프분포와 실제 워크로드를 사용한 성능평가는 플래시 메모리의 특성을 고려한 버퍼 페이지 교체 기법의 필요성을 입증한다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권4호
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• pp.378-388
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• 2008

플래시 메모리는 전력 소모가 작고 충격과 진동에 강하며 크기가 작다는 특성 때문에 최근 노트북이나 UMPC(Ultra Mobile PC)와 같은 이동 컴퓨팅 시스템에서 하드디스크를 대체할 대용량 저장 매체로서 주목 받고 있다. 플래시 메모리에 기반한 저장 장치는 일반적으로 랜덤 읽기 성능이나 순차 읽기, 순차 쓰기 성능이 매우 좋은데 비해, 덮어쓰기가 불가능한 플래시 메모리의 물리적인 제약으로 인하여 소량의 랜덤 쓰기 성능은 떨어진다. 본 논문은 이 문제를 해결하기 위한 두 가지 중요한 특징을 갖는 SSD(Solid State Disk) 아키텍처를 제안하였다. 첫 번째로 비휘발성 이면서도 SRAM과 동일한 인터페이스로 덮어쓰기가 가능한 작은 크기의 FRAM(Ferroelectric RAM)을 NAND 플래시 메모리와 함께 사용하여 소량 쓰기 오버헤드를 최소화하였다. 두 번째, 호스트 쓰기 요청들도 소량 랜덤 쓰기와 대량 순차 쓰기로 분류하여 각각에 대해 최적의 쓰기 버퍼 관리 방법을 적용하였다. 평가 보드 상에서 SSD 프로토타입을 구현하고 PC 사용 환경의 워크로드에 기반한 벤치마크를 이용하여 성능을 평가해 본 결과 랜덤 패턴을 보이는 워크로드에서는 하드디스크나 기존의 상용 SSD들에 비해 처리율(throughput) 측면에서 3배 이상의 성능을 보였다.