• 한국정보과학회논문지:시스템및이론
• /
• 제30권10호
• /
• pp.579-585
• /
• 2003

최근 대부분의 3차원 그래픽 렌더링 프로세서는 메모리 접근 지연 및 대역폭을 줄이기 위해 깊이 데이타와 색상 데이타를 가지고 있는 픽셀 캐쉬(pixel cache)를 사용한다. 본 논문에서는 렌더링 프로세서의 성능을 향상시키기 위한 효과적인 픽셀 캐쉬 구조를 제시한다. 제안하는 픽셀 캐쉬 시스템은 기본적으로 3차원 렌더링 프로세서에서 수행되는 깊이 검사(Z-test) 결과에 의해 선택적으로 깊이 데이터를 캐쉬에 저장하며, 색상 데이타는 별도의 버퍼에 저장한다. 시뮬레이션 결과에 의하면 16K바이트의 제안하는 캐쉬 시스템이 32K바이트의 일반적인 캐쉬보다 더 나은 성능을 보인다.

• 대한전자공학회논문지SD
• /
• 제46권11호
• /
• pp.101-109
• /
• 2009

일반적으로 3차원 그래픽 깊이 캐쉬와 픽셀 캐쉬는 메모리 대역폭의 효율적인 사용을 위하여 라이트 백(write-back) 캐쉬로 설계된다. 또한 3차원 그래픽 특성상 캐쉬 읽기 접근을 시도한 주소에 대한 캐쉬 쓰기 접근 혹은 읽기 접근이 발생하지 않고 캐쉬 쓰기 접근만 발생하는 경우가 많다. 캐쉬 메모리의 모든 블록이 사용되고 있는 상태에서 캐쉬 접근 실패가 발생하면 캐쉬 메모리 한 블록이 교체 알고리즘(replacement algorithm)에 의하여 한 블록을 라이트 백 동작을 실행하고 그 블록에 다른 데이터를 저장한다. 이러한 캐쉬 접근 실패 발생은 방출되는 캐쉬 메모리 한 블록의 데이터를 저장하기 위한 외부 메모리 쓰기 접근과 캐쉬 접근 실패를 처리하기 위한 외부 메모리 접근을 동시에 발생시킨다. 따라서 연속적인 캐쉬 접근 실패가 발생하는 경우 다량의 메모리 읽기와 쓰기 접근이 동시에 발생되어 메모리 병목현상을 유발시키고 이는 결국 메모리 접근 소요 시간을 길어지게 한다. 이와 같이 연속적인 캐쉬 접근 실패는 캐쉬를 사용하는 프로세서나 IP의 성능 저하와 전력소비 증가를 유발한다. 본 논문에서는 캐쉬 사용 시 발생하는 메모리 병목현상을 최소화하기 위하여 빠른 라이트 백이라는 새로운 방법을 사용하였다. 이 방법은 캐쉬 메모리 블록에 들어있는 유효 데이터를 방출하는 시점을 조절하여 외부 메모리 접근이 다량으로 몰리는 것을 방지하는 것이다. 즉 같은 메모리 용량과 접근 성공율을 가지는 캐쉬의 성능을 증가시킬 수 있는 방법이다. 이를 통하여 메모리 병목 현상을 완화시킬 수 있고 또한 캐쉬 접근 실패 시 소요되는 평균 메모리 접근 소요시간을 줄일 수 있다. 이러한 새로운 캐쉬 구조를 위한 실험은 ARM11, 3차원 그래픽 가속기 및 다양한 IP들이 내장되어 있는 SoC 환경에서 3차원 그래픽 가속기의 깊이 캐쉬와 픽셀 캐쉬에 적용하여 진행하였으며 여러 가지 실험 벡터를 이용하여 결과를 측정하였을때 성능을 향상시킬 수 있다.

• 전자공학회논문지
• /
• 제53권6호
• /
• pp.91-100
• /
• 2016

FPGA 기반 실시간 영상 워핑 시스템에서는 영상 픽셀 정보의 빠른 읽기와 메모리 접근 횟수의 감소를 위하여 영상 캐시를 활용하지만, 일반 컴퓨터 시스템의 캐시 알고리즘은 캐시 부적중(cache miss)에 의한 시간 지연과 복잡한 온라인(on-line) 연산 구조로 인하여 실시간 성능 구현에 어려움이 있다. 본 논문에서는 FPGA 기반 실시간 영상 워핑을 위한 단순한 구조의 영상 캐시 알고리즘을 제안한다. 영상 워핑에서의 픽셀 데이터 접근 순서는 워핑에 적용할 2D 좌표변환 관계에 의하여 결정되며 매 영상 프레임에서 반복되는 특성이 있다. 따라서, 캐시 로드(cache load)에 관한 사항을 오프라인(off-line)에서 미리 프로그램함으로써 캐시 부적중 상황이 발생하지 않음을 보장할 수 있고, 그 결과 온라인에서의 연산이 감소하여 캐시 컨트롤러의 구조가 단순해진다. FPGA를 활용한 전체 시스템 구조를 제시하고, 실험을 통하여 제안하는 영상 캐시 알고리즘의 정확성과 타당성을 확인한다.

• 한국게임학회 논문지
• /
• 제8권2호
• /
• pp.57-68
• /
• 2008

텍스처 매핑(texture mapping)은 실감 있는 영상을 만들기 위해 3차원 그래픽스 칩에서 사용되는 기술이다. 이 방식 중 이중선형 필터링 모드(bilinear filtering mode)에서는 1개의 픽셀(pixel)을 처리하기 위해 4개의 텍셀(texture element: texel)에 접근이 요구된다. 본 논문에서는 텍스처의 접근패턴을 분석하여 동시에 4개의 텍셀을 접근할 수 있는 고성능 텍스처 캐시의 구조를 제시하였다. 3차원 게임인 퀘이크3(Quake 3)와 언리얼 토너먼트 2004(Unreal Tournament 2004)의 텍스처 접근 추출파일을 이용한 시뮬레이션 결과로 성능평가를 하였으며, 제시한 텍스처 캐시의 구조는 물리적인 크기가 8KBytes 이하인 경우 콜은 성능을 갖게 됨을 분석하였다.

• 제어로봇시스템학회논문지
• /
• 제22권8호
• /
• pp.643-649
• /
• 2016

This paper presents a new image cache algorithm for real-time implementation of high-resolution color image warping. The cache memory is divided into four cache memory modules for simultaneous readout of four input image pixels in consideration of the color filter array (CFA) pattern of an image sensor and CFA image warping. In addition, a pipeline structure from the cache memory to an interpolator is shown to guarantee the generation of an output image pixel at each system clock cycle. The proposed image cache algorithm is applied to an FPGA-based real-time color image warping, and experimental results are presented to show the validity of the proposed method.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2004년도 춘계학술발표대회
• /
• pp.1655-1658
• /
• 2004

Current rendering processors are organized mainly to process a triangle as fast as possible and recently parallel 3D rendering processors, which can process multiple triangles in parallel with multiple rasterizers, begin to appear. For high performance in processing triangles, it is desirable for each rasterizer have its own local pixel cache. However, the consistency problem may occur in accessing the data at the same address simultaneously by more than one rasterizer. In this paper, we propose a parallel rendering processor architecture, called DAVID II, resolving such consistency problem effectively. Moreover, the proposed architecture reduces the latency due to a pixel cache miss significantly. The experimental results show that DAVID II achieves almost linear speedup at best case even in sixteen rasterizers.

• 정보처리학회논문지A
• /
• 제13A권4호
• /
• pp.305-316
• /
• 2006

현재의 거의 대부분의 3차원 그래픽 프로세서는 한 개의 삼각형을 빠르게 처리하는 구조로 되어 있으며, 향후 여러 개의 삼각형을 병렬적으로 처리할 수 있는 프로세서가 등장할 것으로 예상된다. 고성능으로 삼각형을 처리하기 위해서는 각 래스터라이저마다 고유한 픽셀 캐시를 가져야 한다. 그런데, 병렬로 처리되는 경우 각각의 프로세서와 프레임 메모리 간에 일관성 문제가 발생할 수 있다. 본 논문에서는 각각의 그래픽 가속기에 픽셀 캐시를 사용가능 하게 하면서 성능을 증가시키고 일관성 문제를 해결하는 병렬 렌더링 프로세서를 제안한다. 제안하는 구조에서는 픽셀 캐시 미스에 의한 지연(latency)을 감소시켰다. 이러한 2가지 성과를 위하여 현재의 새로운 픽셀 캐시 구조에 효과적인 메모리 구조를 포함시켰다. 실험 결과는 제안하는 구조가 16개 이상의 래스터라이저에서 거의 선형적으로 속도 향상을 가져옴을 보여준다.

• ETRI Journal
• /
• 제31권4호
• /
• pp.429-437
• /
• 2009

This paper proposes a novel technique for 3D scene relighting with interactive viewpoint changes. The proposed technique is based on a deep framebuffer framework for fast relighting computation which adopts image-based techniques to provide arbitrary view-changing. In the preprocessing stage, the shading parameters required for the surface shaders, such as surface color, normal, depth, ambient/diffuse/specular coefficients, and roughness, are cached into multiple deep framebuffers generated by several caching cameras which are created in an automatic manner. When the user designs the lighting setup, the relighting renderer builds a map to connect a screen pixel for the current rendering camera to the corresponding deep framebuffer pixel and then computes illumination at each pixel with the cache values taken from the deep framebuffers. All the relighting computations except the deep framebuffer pre-computation are carried out at interactive rates by the GPU.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2002년도 봄 학술발표논문집 Vol.29 No.1 (A)
• /
• pp.25-27
• /
• 2002

본 논문에서는 3차원 그래픽의 래스터라이제이션 단계에서 발생하는 메모리 트래픽 문제를 해결하기 위해 사용되는 텍스처 및 픽셀 캐쉬에 대한 성능을 분석하였다. 이를 위해 화면의 해상도, 컬러 정보, 깊이 정보 및 캐쉬 구성의 변화에 따른 이들 캐쉬의 성능변화를 살펴보았으며 실험결과 텍스처 캐쉬와 픽셀 캐쉬의 설계 시에 블록 크기에 의한 영향이 매우 중요함을 알 수 있었다. 특히 픽셀 캐쉬의 경우에는 시간적 지역성은 거의 없으며 매우 큰 공간적 지역성을 보이므로 이를 잘 반영할 수 있는 캐쉬 구조가 필요하다.

• 한국게임학회 논문지
• /
• 제5권3호
• /
• pp.39-47
• /
• 2005

현재의 거의 대부분의 3차원 그래픽 프로세서는 한 개의 삼각형을 빠르게 처리하는 구조로 되어 있으며, 향후 여러 개의 삼각형을 병렬적으로 처리할 수 있는 프로세서가 등장할 것으로 예상된다. 고성능으로 삼각형을 처리하기 위해서는 각각의 레스터라이저마다 각각의 고유한 픽셀 캐시를 가져야 한다. 그런데, 병렬로 처리되는 경우 각각의 프로세서와 프레임 메모리 간에 일관성 문제가 발생할 수 있다. 본 논문에서는 각각의 그래픽 가속기에 픽셀 캐시를 사용가능 하게 하면서 성능을 증가시키고 일관성 문제를 효과적으로 해결하는 병렬 렌더링 프로세서를 제안한다. 또한 제안하는 구조에서는 픽셀 캐시 미스에 의한 지연시간을 크게 감소시켰다. 실험 결과는 본 구조가 16개 이상의 레스터라이저에서 선형적으로 속도 향상을 가져옴을 보여준다.