• 전자공학회논문지A
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• 제30A권6호
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• pp.49-57
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• 1993

In the paper, we describe the design of a pipelined datapath synthesis system for DSP applications. Taking SFG (Signal Flow Graph) in schematic as inputs, the system generates pipelined datapaths automatically through scheduling and module allocation processes. For efficient hardware synthesis, scheduling and module allocation algorithms are proposed. The proposed scheduling algorithm is of iterative/constructive nature, where the measure of equi-distribution of operations to partitions is adopted as the objective function. Module allocation is performed to reduce the interconnection cost from the initial allocation. In the experiment, we compare the results with those of other systems and show the effectiveness of the proposed algorithms.

• 한국인터넷방송통신학회논문지
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• 제23권3호
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• pp.153-158
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• 2023

국내에서 시스템반도체 설계의 중요성이 대두되고 있으며, 메모리 반도체 설계 기술과의 균형있는 발전을 도모해야 한다. Xilinx에서 제공하는 Vivado 통합 환경 도구를 이용하여 짧은 시간에 큰 비용을 들이지 않고 프로세서를 Xilinx FPGA 반도체 칩에 구현할 수 있다. 본 논문에서는 레코드 자료구조를 지원하여 효율적으로 디지털 시스템을 설계할 수 있는 VHDL을 이용하여 32 비트 ARM 명령어를 실행할 수 있는 파이프라인식 비순차실행 수퍼스칼라 프로세서를 설계하였다. Vivado에서 광범위한 시뮬레이션을 수행한 후에, Xilinx FPGA로 합성, 구현 및 로직아날라이저로 검증하였다. 그 결과, 파이프라인식 비순차실행 수퍼스칼라 프로세서가 FGPA에서 성공적으로 동작하였다.

• 한국인터넷방송통신학회논문지
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• 제21권1호
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• pp.99-105
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• 2021

오늘날 멀티코어 프로세서, 시스템 반도체, 그래픽처리장치를 막론하고 그것을 구성하는 기본 단위 또는 필수적으로 투입되는 CPU의 기본단위는 수퍼스칼라 프로세서이다. 따라서, 고성능의 비순차실행 수퍼스칼라 프로세서가 채택되어야만 위에서 거론된 시스템의 성능을 극대화할 수 있다. 수퍼스칼라 프로세서는 완전한 파이프라인 방식으로 재배열버퍼와 예약스테이션을 이용하여 명령어를 동적 스케줄링 함으로써, 매 싸이클 당 복수 개의 명령어를 인출, 발행, 실행 및 기록한다. 본 논문에서는 예측실행 기능이 있는 완전한 파이프라인 방식의 비순차실행 수퍼스칼라 프로세서를 VHDL로 설계하고, GHDL로 검증하였다. 모의실험 결과, ARM 명령어로 구성된 프로그램에 대한 연산을 성공적으로 수행할 수 있었다.

• ETRI Journal
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• 제29권3호
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• pp.408-410
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• 2007

A 9-bit 80-MS/s CMOS pipelined folding analog-to-digital converter employing offset-canceled preamplifiers and a subranging scheme is proposed to extend the resolution of a folding architecture. A fully differential dc-decoupled structure achieves high linearity in circuit design. The measured differential nonlinearity and integral nonlinearity of the prototype are ${\pm}0.6$ LSB and ${\pm}1.6$ LSB, respectively.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(3)
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• pp.89-92
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• 2001

This paper had been analyzed a triangle setup in 3-D graphics and the necessity of high throughput division unit. And then this paper had been designed a pipelined division unit modifying series expansion algorithm and checked the error and performance of the designed division unit.

• 전자공학회논문지A
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• 제29A권4호
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• pp.74-82
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• 1992

This paper deals with the scheduling problems, which are the most important subtask in High-level Synthesis. ILP(integer linear programming) formulations are used as a scheduling problem approach.For practical application to digital system design, we have concentrated our attentions on pipelined datapath scheduling. For experiment results, we choose the 5-th order digital wave filter as a benchmark and do the schedule. Finally, we can obtain better and near-optimal scheduling results.

• 전기전자학회논문지
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• 제8권2호
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• pp.161-165
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• 2004

본 논문은 CMOS 에지 완료검출 신호를 이용하여 8bit 웨이브파이프라인 덧셈기를 설게하였다. 이 구조는 클럭이 필요 없이 동작한다. 에지감지후 신호완료를 검출하는 알고리즘회로는 센서회로와 래치로 구성되어있다. 제안하는 구조를 이용하여 8bit 덧셈기의 출력이 거의 같은 시간에 만들어 지도록 정렬된다. 시뮬레이션에서 0.35um CMOS 공정을 사용하여 3.3V 공급전압으로 1GHz 동작을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.606-608
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• 2006

This paper describes a 8bit 10MS/s low power pipelined analog-to-digital converter(ADC). To reduce power consumption in proposed ADC, a high gain op-amp that consumes large power in MDAC(multiplying DAC) of conventional pipelined ADC is replaced with simple comparator and current sources. Moreover, differential charge transfer amplifier technique with latch in the sub-ADC reduces the power consumption to less than half compared with the conventional sub-ADC which use high speed comparator. The proposed ADC shows the power consumption of 1.8mW at supply voltage of 1.8V. This proposed ADC is suitable to apply to the portable display device. The circuit was implemented with 0.18um CMOS technology and the core size of circuit is 2.5mm${\times}$1mm.

• 한국통신학회논문지
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• 제21권5호
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• pp.1345-1359
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• 1996

This paper presents a floating point arithmetic unit (FPAU) for supescalar microprocessor that executes fifteen operations such as addition, subtraction, data format converting, and compare operation using two pipelined arithmetic paths and new rounding and normalization scheme. By using two pipelined arithmetic paths, each aritchmetic operation can be assigned into appropriate arithmetic path which high speed operation is possible. The proposed normalization an rouding scheme enables the FPAU to execute roundig operation in parallel with normalization and to reduce timing delay of post-normalization. And by predicting leading one position of results using input operands, leading one detection(LOD) operation to normalize results in the conventional arithmetic unit can be eliminated. Because the FPAU can execuate fifteen single-precision or double-precision floating-point arithmetic operations through three-stage pipelined datapath and support IEEE standard 754, it has appropriate structure which can be ingegrated into superscalar microprocessor.

• 한국정보과학회논문지:시스템및이론
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• 제30권3_4호
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• pp.149-159
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• 2003

최근 들어, 정보 보호의 필요성이 높아지면서, 암호화 및 복호화에 관한 관심이 커지고 있다. 특히, 대용량 정보의 실시간 고속 전송에 사용되기 위해서는 매우 빠른 암호화 및 복호화 기법이 요구되었다. 이를 위한 방안중의 하나로서 기존의 암호화 알고리즘을 하드웨어 회로로 구현하는 연구가 진행되어 왔다. 하지만, 기존 연구의 경우, 구현되는 회로 크기를 최소화하기 위해, 암호화 알고리즘들의 주요 특성인 병렬 수행 가능성을 무시한 채, 동일 회로를 여러번 반복 수행시키는 방법으로 설계하였다. 이에 본 논문에서는 1998년 한국정보보호센터에서 개발한 국내 표준 암호화 알고리즘 SEED의 병렬 특성을 충분히 활용하는 새로운 회로 설계 방법을 제안한다. 이 방법에서는 암호 연산부의 획기적인 속도 개선을 위해 암호 블록의 16 라운드 각각을 하나의 단계로 하는 16 단계의 파이프라인 방식으로 회로를 구성한다. 설계된 회로 정보는 VHDL로 작성되었으며, VHDL 기능 시뮬레이션 검증 결과, 정확하게 동작함을 확인하였다. 또한 FPGA용 회로 합성 도구를 이용하여, 회로 구현시 필요한 회로 크기에 대한 검증을 실시한 결과, 하나의 FPGA 칩 안에 구현 가능함을 확인하였다. 이는 단일 FPGA 칩에 내장될 수 있는 고속, 고성능의 암호화 회로 구현이 가능함을 의미한다.