• 대한전자공학회논문지
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• 제27권7호
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• pp.1015-1024
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• 1990

This paper proposes a program counter unit(PCU) on the pipelined architecture of RISC (Reduced Instruction Set Computer) type high performance processors, PCU is used for supplying instruction addresses to memory units(Instruction Cache) efficiently. A RISC processor's PCU has to compute the instruction address within required intervals continnously. So, using the method of self-generated incrementor, is more efficient than the conventional one's using ALU or private adder. The proposed PCU is designed to have the fast +4(Byte Address) operation incrementor that has no carry propagation delay. Design specifications are taken by analyzing the whole data path operation of target processor's default and exceptional mode instructions. CMOS and wired logic circuit technologic are used in PCU for the fast operation which has small layout area and power dissipation. The schematic capture and logic, timing simulation of proposed PCU are performed on Apollo W/S using Mentor Graphics CAD tooks.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -2
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• pp.914-918
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• 2000

In this paper, a next generation high speed QPSK transmitter is designed based on 1.8${\mu}$m design rule. The designed transmitter supports the MPEG2-TS coded packed data for the DAVIC standard. Transmitter is composed of the convolutional coder, the shortened Reed-Solomon coder, and QPSK modulator. The coded packets are modulated in APSK with an RC filter. Especially, Galois Field multiplier with a standard basis is designed with the pipelined parallel architecture. Also, in the QPSK modulator, the RC filter and mixer are simplified into the ROM table, which can improve the performance of the transmitter. The total number of gates for the implemented baseband transmitter is 26,875.

• 반도체디스플레이기술학회지
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• 제13권4호
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• pp.7-13
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• 2014

In this paper, an area-efficient degree-computationless modified Euclidean (DCME) algorithm is presented and implemented for high-speed Reed-Solomon (RS) decoder. The DCME algorithm can be used to solve the key equation in Reed-Solomon decoder to get the error location polynomial and the error value polynomial. A pipelined recursive structure is adopted for reducing the area of key equation solver (KES) block with sacrifice of an amount of decoding latency. For comparisons, KES block for RS(255,239,8) decoder with the proposed architecture is implemented using Verilog HDL and synthesized using Synopsys design tool and 65nm CMOS technology. The synthesis results show that the proposed architecture can be implemented with less gate counts than other existing DCME architectures.

• 한국통신학회논문지
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• 제22권3호
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• pp.454-468
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• 1997

This paper presents a bitwidth optimization algorithm for efficient hardware sharing in digital signal processing system. The proposed algorithm determines the fixed-point representation for each signal through bitwidth optimization to generate the hardware requiring less area. To reduce the operator area, the algorithm partitions the abstract operations in the design description into several groups, such that the operations in the same group can share an operator. The partitioning result are fed to a high-level synthesis system to generate the pipelined fixed-point datapaths. The proposed algorithm has been implemented in SODAS-DSP an automatic synthesis system for fixed-point DSP hardware. Accepting the models of DSP algorithms in schematics, the system automatically generates the fixed-point datapath and controller satisfying the design constraints in area, speed, and SNR(Signal-to-Noise Ratio). Experimental results show that the efficiency of the proposed algorithm by generates the area-efficient DSP hardwares satisfying performance constraints.

• Journal of Semiconductor Engineering
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• 제2권1호
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• pp.99-108
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• 2021

Successive Approximation Register (SAR) Analog-to-Digital Converters (ADC) seem to become the hottest ADC architecture during the past decade in implementing energy-efficient high performance ADCs. In this overview, we will review what kind of circuit techniques and architectural advances have contributed to place the SAR ADC architecture at its current position, beginning from a single SAR ADC and moving to various hybrid architectures. At the end of this overview, a recently reported compact and high-speed SAR-Flash ADC is introduced as one design example of SAR-based hybrid ADC architecture.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.59-65
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• 2013

저전력 설계를 요구하는 디지털 시스템에서는 동적 전력(dynamic power)과 누설 전력(leakage power) 사이의 균형을 이루는 점에 근접하는 매우 낮은 전압에서 작동하는 디지털 설계 방식을 요구하지만, 기존의 동기방식의 회로는 낮은 전압에서 지연(delay)이 급격히 증가하여 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라, 공정, 전압, 온도 변이 (PVT variation) 등에 크게 영향을 받아서 올바른 동작을 기대할 수 없다. 따라서 본 논문에서는 낮은 전압에서 여러 가지 변이들에 영향을 받지 않는 비동기회로 설계 방식 중에 타이밍 분석이 요구되지 않고, 설계가 간단한 NCL (Null Convention Logic) 방식을 사용한 저전력 산술논리 연산장치 (ALU) 회로를 매그나칩-SK하이닉스 0.18um 공정으로 설계하고, 기존의 파이프라인 방식의 ALU와 스피드와 전력에 관해서 비교하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 춘계종합학술대회
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• pp.465-469
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기 (pipelined adaptive decision- feedback equalizer; PADFE)를 0.25-$\mu\textrm{m}$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS (delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary (RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate (BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 1.96$\times$1.35-mm$^{2}$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 안전하게 동작할 수 있을 것으로 예상되며, 평균 전력소모는 약 890-mW이다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.1-8
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• 2009

본 논문에서는 일반적인 Folding 구조를 이용한 R-String Folding Block과 Second Folding Block을 제안하여 최대 500Msample/s로 동작하는 ADC를 설계하였다. 제안된 Folding ADC의 R-String Folding Block에서는 상위 4bit를 병렬로 처리하여 디지털 출력을 얻어내며, Second Folding Block에서는 하위 4bit를 새로운 pipeline 방식을 통해 디지털 출력을 얻어낸다. HSPICE 시뮬레이션 과정을 통해 ADC 동작을 확인하였으며 최대 샘플링 주파수인 500Msample/s로 동작할 경우의 평균 전력소모는 1.34mW로 매우 작음을 확인하였다. 램프입력을 인가하면서 디지털 출력이 변할 때의 입력전압을 측정하여 DNL과 INL을 구한 결과 DNL은 $-0.56LSB{\sim}0.49LSB$, INL은 $-0.94LSB{\sim}0.72LSB$의 특성을 나타내었다. 사용된 MOSFET 파라미터는 MOSIS에서 제공하는 $0.35{\mu}m$ 공정 파라미터이다.

• 전자공학회논문지
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• 제51권6호
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• pp.34-42
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• 2014

본 논문에서는 두 개의 공간 스트림을 갖는 multiple-input multiple-output 시스템을 위한 modified maximum-likelihood 심볼 검파 알고리즘 기반의 저 복잡도 고 성능의 심볼 검파기의 구조를 제시하고 이를 구현한 결과를 보인다. 제안하는 심볼 검파기에서는 비용함수 계산 과정에서의 각 심볼 별로 병렬적으로 계산되던 곱셈 연산을 멀티 사이클 기반의 점증적인 덧셈 연산으로 대체하였다. 또한 양자화 과정을 파이프 라인 구조를 적용하여 성상의 범위에 따라 단계적으로 수행할 수 있게 구현하였다. 그 결과 제안하는 심볼 검파기는 256 QAM과 같이 복잡한 변조 방식을 지원하면서도 하드웨어 복잡도가 낮다. 양자화 과정의 파이프 라인을 재구성함으로써 여러 변조 방식과 안테나 환경에서의 심볼 검파를 유연하게 지원한다. 설계된 심볼 검파기는 $0.11-{\mu}m$ CMOS 공정의 라이브러리를 사용하여 최대 478 MHz의 동작주파수에서 38.7K의 논리 게이트로 구현되어 16 QAM에서 166Mbps, 64 QAM에서 80 Mbps의 처리량을 달성한다.

• 한국통신학회논문지
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• 제32권10C호
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• pp.1025-1031
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• 2007

본 논문에서는 송수신 안테나가 각각 4개인 MIMO-OFDM 시스템을 위한 효율적인 FFT 프로세서 구조를 제안한다. MIMO-OFDM 시스템의 기본은 다중 데이터 패스의 전송이므로 기존의 SISO-OFDM 시스템의 FFT 프로세서를 MIMO-OFDM 시스템에 그대로 적용하면 하드웨어 복잡도가 데이터 패스의 수에 선형적으로 증가하게 된다. 따라서 MIMO-OFDM 시스템에 맞도록 저면적의 다채널 FFT 프로세서가 요구된다. 제안된 FFT 프로세서는 다채널 MDC구조를 갖기 때문에 MIMO-OFDM 시스템의 다중 데이터 패스를 효과적으로 처리할 수 있으며, mixed radix 기법을 통한 효율적인 radix 분해를 이용하여 비단순 승산의 수를 감소시켰다. 제안된 구조를 갖는 FFT 프로세서는 HDL을 사용하여 설계된 후 0.18um CMOS 셀 라이브러리를 이용하여 설계되었다. 논리합성 결과, 4채널 radix-4 Multipath Delay Commutator (R4MDC) FFT 프로세서와 비교시 약 25%의 하드웨어가 감소함을 확인하였다. FFT 프로세서는 전체 MIMO-OFDM 시스템에서 약 30% 정도를 차지하는 커다란 블록이기 때문에, 제안된 FFT프로세서는 MIMO-OFDM 시스템의 하드웨어 복잡도를 감소시키는데 큰 공헌을 할 수 있다.