• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.279-282
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• 2012

본 논문에서는 3차원 영상처리용 TOF(Time-Of-Flight) 센서의 거리 측정을 위한 위상 연산기 하드웨어 구조를 제안한다. 설계된 위상 연산기는 CORDIC(COordinate Rotation Digital Computer) 알고리듬의 vectoring mode를 이용하여 arctangent 연산을 수행하며, 처리량을 증가시키기 위해 pipelined 구조를 적용하였다. 고정 소수점 MATLAB 모델링과 시뮬레이션을 통해 최적 비트 수와 반복 횟수를 결정하였다. 설계된 CORDIC 기반 위상 연산기는 Verilog HDL로 RTL 수준으로 모델링되었으며, MATLAB/Simulink와 FPGA 연동을 통해 가상의 3차원 데이터를 복원하였으며, 이를 통해 하드웨어 동작을 검증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권6호
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• pp.718-727
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• 2014

In a wireless communications system, a predistorter is often used to compensate for the nonlinear distortions that result from operating a power amplifier near the saturation region, thereby improving system performance and increasing the spectral efficiency for the communication channels. This paper presents a new VLSI design for the polynomial digital predistorter (DPD). The proposed DPD uses a Coordinate Rotation Digital Computing (CORDIC) processor and a PD process with a fully-pipelined architecture. Due to its simple and regular structure, it can be a competitive design when compared to existing polynomial-type and approximated DPDs. Implementing a fifth-order distorter with the proposed design requires only 43,000 logic gates in a $0.35{\mu}m$ CMOS standard cell library.

• 전자공학회논문지CI
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• 제40권6호
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• pp.1-8
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• 2003

Global carry propagation이 없는 redundant signed number에 의한 CORDIC 회로를 제안하였다. 이 number format은 Booth recording과 유사한 새로운 receding scheme을 가지고 가감산에서 carry 전파의 문제를 효과적으로 해결하였다. 여기서는 상수 scale factor를 갖고 삼각함수 계산을 하는 pipeline구조를 채택하였다. 이 CORDIC 회로의 동작시간은 채택한 operand bit에 상관없이 일정하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.784-787
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• 1999

This paper describes a direct digital frequency synthesizer using the CORDIC algorithm, which can be implemented efficiently for a digital sinusoid synthesis. To optimize the hardware design parameters, we perform numerical analysis of the quantization effects for the CORDIC-based architecture. A pipelined architecture is employed to obtain a high data throughput,. We estimate and summarize its hardware costs for a variable accuracy, and a CORDIC-based architecture for 9 bit accuracy is emulated in FPGA.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.355-362
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• 2013

TOF(Time-Of-Flight) 센서에 의해 획득된 정보로부터 3차원 깊이 영상(depth image)을 추출하기 위한 위상 연산기의 하드웨어 구현을 기술한다. 설계된 위상 연산기는 CORDIC(COordinate Rotation DIgital Computer) 알고리듬의 vectoring mode를 이용하여 arctangent 연산을 수행하며, 처리량을 증가시키기 위해 pipelined 구조를 적용하였다. 고정 소수점 MATLAB 모델링과 시뮬레이션을 통해 최적 비트 수와 반복 횟수를 결정하였다. 설계된 위상 연산기는 MATLAB/Simulink와 FPGA 연동을 통해 하드웨어 동작을 검증하였으며, TSMC 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성하여 약 16,000 게이트로 구현되었고, 200MHz@1.8V로 동작하여 9.6 Gbps의 연산 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.350-353
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• 2013

본 논문에서는 TOF(Time-Of-Flight) 센서에 의해 얻어진 정보로부터 3차원 깊이 영상(depth image)을 추출하기 위한 위상 연산기의 하드웨어 구현을 제안한다. 설계된 위상 연산기는 DCORDIC(Differential COordinate Rotation DIgital Computer) 알고리듬의 vectoring mode를 이용하여 Arctangent 연산을 수행하며, 처리량과 속도를 늘리기 위해 redundant binary 수체계와 pipelined 구조를 적용하였다. 제안된 알고리듬은 고정 소수점 MATLAB 시뮬레이션을 통해 검증하고 최적 데이터 비트 수 및 반복 횟수를 결정하였다. 설계된 위상 연산기는 MATLAB/Simulink와 FPGA 연동을 통해 가상의 3차원 데이터 복원 동작을 검증하였으며, 469 MHz의 클록 주파수로 동작하여 7.5 Gbps의 성능을 갖는 것으로 평가되었다.

• 전자공학회논문지D
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• 제36D권5호
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• pp.36-43
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• 1999

새로운 방식의 직접 디지털 주파수 합성기(Direct Digital Frequency Synthesizer, DDFS)의 설계방식을 제시하였다. 배열형 CORDIC(Coordinate Rotate Digital Computer)을 해석함에 있어서 오차의 크기를 계산하였다. 오차에는 계산회수의 부족에서 발생하는 ‘반복회수오차’와 제한된 데이터 비트수를 사용함으로써 계산에 사용하지 못하는 유효숫자 이하를 버림으로써 발생하는‘절단오차’로 분류할 수 있다. 실제로 각 비트별로 오차를 측정해 보면 8비트시 7단, 16비트시 12단, 24비트시 20단으로 근최적화된 파이프라인 단수를 얻을 수 있었다. 이 DDFS는 FPGA칩으로 구현되었고, 측정결과 235MHz의 구동 클럭에서 안정된 동작을 보였으며, 11.75MHz의 최대 출력 주파수를 발생시켰다. 위상별 진폭값을 ROM에 저장하는 기존의 방식에 비하여, 보다 높은 정밀도와 처리속도를 보이며, 제조공정 역시 단순해 질 것이다. 특히 같은 비트를 채택한 경우 롬방식에 비하여 5배정도의 높은 정밀도를 얻었다.

• 한국정보통신학회논문지
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• 제18권3호
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• pp.643-650
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• 2014

TOF(Time-Of-Flight) 센서에 의해 획득된 정보로부터 3차원 깊이 영상(depth image)을 추출하기 위한 위상 연산기 하드웨어를 구현한다. 설계된 위상 연산기는 DCORDIC(Differential COordinate Rotation DIgital Computer) 알고리듬의 벡터링 모드를 이용하여 아크탄젠트 연산을 수행하며, 처리량과 속도를 늘리기 위해 잉여 이진 수체계와 파이프라인 구조를 적용하였다. 고정 소수점 MATLAB 시뮬레이션을 통해 검증하고 최적 데이터 비트 수 및 반복 횟수를 결정하였으며, MATLAB/Simulink와 FPGA 연동을 통해 하드웨어 동작을 검증하였다. TSMC $0.18-{\mu}m$ CMOS 공정으로 테스트 칩을 제작하였으며, 테스트 결과 정상 동작함을 확인하였다. 약 82,000 게이트로 구현되었고, 400MHz@1.8V로 동작하여 400 MS/s의 연산 성능을 갖는 것으로 평가되었다.