• 전기전자학회논문지
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• 제20권1호
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• pp.75-81
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• 2016

본 논문은 SIMT(Single Instruction Multi Thread)구조 GP-GPU(General Purpose Graphic Processing Unit)에서 그래픽 어플리케이션 성능을 향상시키기 위해 타일 기반 그래픽 파이프라인 구조를 제안한다. 타일 기반 그래픽 파이프라인 구조는 병렬적으로 Rasterization 단계를 처리하고, 불필요한 그래픽 처리 연산은 수행하지 않는다. SIMT구조를 통해 대용량 데이터를 병렬로 처리하여 연산 성능을 향상시켰고, 이는 3D 그래픽 파이프라인 처리의 성능을 향상하였다. 제안하는 구조를 통해 3D 그래픽 어플리케이션을 처리할 때 3D 모델을 구성하는 정점 데이터가 많아 질수록 높은 효율을 보인다. 제안하는 구조는 'RAMP'와 기존의 선행 연구를 비교하여 약 1.18배에서 최대 3배까지의 처리 성능 향상을 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제10권3호
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• pp.183-188
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• 2005

블록암호알고리즘의 기본 구조인 Feistel 구조는 순차처리 구조이므로 병렬처리가 곤란하다. 그러므로 본 논문은 이러한 순차처리 구조를 변형하여 Feistel 구조가 병렬처리가 가능하도록 하였다. 이를 이용하여 본 논문은 병렬 Feistel 구조를 가지는 DES를 설계하였다. 제안된 병렬 Feistel 구조는 자체의 구조적 문제 때문에 pipeline 방식을 사용할 수 없어 데이터 처리속도와 데이터 보안사이에서 trade-off관계를 가질 수밖에 없었던 DES등과 같은 블록암호알고리즘의 성능을 크게 향상 시킬 수 있었다. 그러므로 Feistel 구조를 적용한 SEED, AES의 Rijndael, Twofish 등에 제안된 방식을 적용할 경우 지금보다 더욱 우월한 보안 기능 및 고속의 처리능력을 발휘하게 될 것이다.

• Journal of Astronomy and Space Sciences
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• 제20권4호
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• pp.403-416
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• 2003

There are common features, in both imaging surveys and image processing, between astronomical observations and remote sensing. Handling large amounts of data, in an easy and fast way, has become a common issue. Implementing pipeline software can be a solution to the problem, one which allows the processing of various kinds of data automatically. As a case study, the development of pipeline software for the EIS (European Southern Observatory Imaging Survey) is introduced. The EIS team has been conducting a sky survey to provide candidate targets to the 250 VLTs (Very Large Telescopes) observations. The survey data have been processed in a sequence of five major data corrections and reductions, i.e. preprocessing, flat fielding, photometric and astrometric corrections, source extraction, and coaddition. The processed data are eventually distributed to the users. In order to provide automatic processing of the vast volume of observed data, pipeline software has been developed. Because of the complexity of objects and different characteristic of each process, it was necessary to analyze the whole works of the EIS survey program. The overall tasks of the EIS are identified, and the scheme of the EIS pipeline software is defined. The system structure and the processes are presented, and in-depth flow charts are analyzed. During the analyses, it was revealed that handling the data flow and managing the database are important for the data processing. These analyses may also be applied to many other fields which require image processing.

• 대한전자공학회논문지TC
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• 제47권10호
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• pp.49-56
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• 2010

이 논문에서는 pipeline CORDIC(COordinate Rotation DIgital Computer)을 이용한 저전력 주파수 옵셋 동기화기 구조를 제안하였다. 주파수 옵셋 동기화기의 핵심 블록은 주파수 옵셋 추정부와 보상부이다. 제안된 주파수 옵셋 추정부에서는 sequential CORDIC을 사용하여 구현면적을 감소시켰으며 한번에 2 단계씩 CORDIC을 수행하는 방식을 사용하여 연산 속도를 높였다. 또한 제안된 주파수 옵셋 보상부에서는 pipeline CORDIC을 사용하여 구현면적을 줄임과 동시에 계산 속도를 향상시킬 수 있었다. MatLab을 사용하여 제안 구조가 주파수 옵셋을 추정 및 보상하는 function을 검증하였다. 제안 구조에 대하여 Verilog-HDL로 코딩하고 Synopsys tool을 사용하여 합성하여 구현면적을 실험하였다.

• 융합보안논문지
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• 제16권7호
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• pp.113-120
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• 2016

본 논문은 SHA-1 암호 알고리즘의 최대 임계 지연과 유사한 연산 지연을 갖는 새로운 고속 SHA-1 파이프라인 구조를 제안한다. 기존 SHA-1 파이프라인 구조들은 하나의 단계연산 혹은 언폴딩된 단계연산에 기반한 파이프라인 구조를 갖는다. 파이프라인 실행에 따른 병렬 처리로 성능은 크게 향상되나, 라운드의 모든 단계연산을 언폴딩하였을 때와 비교하여 최대 임계 지연의 크기가 증가한다. 제안한 파이프라인 스테이지 회로는 라운드의 최대 임계 지연을 반복 연산 수로 나눈 만큼의 지연 시간을 갖도록 구성함으로써, 불필요한 레이턴시 증가를 방지하였다. 실험 결과, 회로크기에 따른 동작속도 비율에서 제안된 SHA-1 파이프라인 구조는 0.99 및 1.62로 기존 구조에 비해 우월함을 증명하였다. 제안된 파이프라인 구조는 반복 연산을 갖는 다양한 암호 및 신호 처리 회로에 적용 가능할 것으로 기대된다.

• 한국정보통신학회논문지
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• 제14권12호
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• pp.2675-2680
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• 2010

3D 그래픽을 처리하는 연산 과정에는 고정적인 연산만을 수행하는 영역과 Shader 등과 같은 명령어에 의한 프로그래밍이 요구되는 영역이 구분되어 있다. 이러한 3D 파이프라인의 특성을 고려하여 fixed 구조로 설계한 graphics hardware와 명령어 기반의 programmable hardware를 혼합한 구조로 설계하면 효율적인 그래픽 처리가 가능하다. 본 논문에서는 이러한 혼합 구조에 적합한 OpenGL ES(Open Graphics Library Embedded System) 2.0을 지원하는 Fragment Shader를 설계하였다. fixed hardware와 Shader간 데이터 입출력으로 인해 발생할 수 있는 전체 파이프라인의 지연을 줄일 수 있도록 내부 인터페이스를 최적화하였으며 Shader 내부 레지스터 그룹을 interleaved 구조로 설계하여 레지스터 면적과 처리 속도를 개선하였다.

• 한국전기전자재료학회논문지
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• 제23권4호
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• pp.287-292
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• 2010

Effect of conductance factors on performance of vacuum system was simulated for optimum design of vacuum system. In this investigation, the feasibility of modeling mechanism for VacSim$^{Multi}$ simulator was proposed. Application specific design of vacuum system is required to meet the particular process conditions for various industrial implementations of vacuum equipments. Geometry and length, diameter of exhaust pipeline were modeled as simulation modeling variables for conductance effects. Series vacuum system was modeled and simulated with varied dimensions and structures of exhaust pipeline. Variation of pipeline diameter showed the more significant effects on vacuum characteristics than that of pipeline length variations. It was also observed that the aperture structure of pipeline had the superior vacuum characteristics among the modeled systems.

• 로봇학회논문지
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• 제5권3호
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• pp.251-261
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• 2010

In this paper, we introduce an internal pipeline exploration of an in-pipe robot, based on the landmark recognition system. The fittings of pipelines such as elbows and branches are used as the landmarks. The robot recognizes the landmarks with a vision system by using the shadows of the elements, which are generated by the specially designed illuminator on the robot. By using a simple image-processing, the robot can easily detect and distinguish these landmarks while recognizing the direction of the pipeline path. Simultaneously, all information for exploration is continuously recorded and used to reconstruct the map of the pipelines. The effectiveness of the proposed method is verified by real experiments using the in-pipe robot MRINSPECT V for moving inside of the miniature urban 8-inch gas pipeline structure.

• 한국정보통신학회논문지
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• 제10권2호
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• pp.283-290
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• 2006

셀룰러 신경망(Cellular Neural Network: CNN)은 간단한 처리요소인 셀들의 배열로 이루어져 있으며 각 셀들은 국부적인 연결특성과 공간불변 템플릿 특성을 갖는다. 따라서 CNN은 하드웨어로 구현하는데 매우 적합한 구조를 갖는다. 그러나 CNN 하드웨어 프로세서를 실제의 대형 영상의 화소와 1:1로 매핑하는 것은 불가능하다. 본 논문에서는 소규모의 CNN 셀 블록을 사용하여 대규모의 영상을 블록단위로 처리하는 실용적인 시다중화 영상처리 기법을 적용할 수 있는 파이프라인 입${\cdot}$출력을 갖는 $5{\times}5$ CNN 하드웨어 프로세서를 설계하였다. 그리고 윤곽선 검출과 그림자 검출 실험을 통하여 구현된 CNN 하드웨어 프로세서의 동작을 검증하였다.

• 전자공학회논문지C
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• 제34C권10호
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• pp.36-42
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• 1997

In the whole world, the research about the VLSI implementation of motion estimation algorithm is progressed to actively full (brute force) search algorithm research with the development of systolic array possible to parallel and pipeline processing. But, because of processing time's limit in a field to handle a huge data quantily such as a high definition television, many problems are happened to full search algorithm. In the paper, as a fast processing to using parallel scheme for the serial input image data, motion estimator of systolic array structure verifying that processing time is improved in contrast to the conventional full search algorithm.