• 전력전자학회:학술대회논문집
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• 전력전자학회 2009년도 정기총회 및 추계학술대회 논문집
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• pp.302-304
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• 2009

Phase Locked Loop(PLL) 시스템은 UPS, 전력용 능동필터, PWM 정류기 등 여러 전력변환 장비에서 사용되어 왔다. 특히 계통에 연계된 능동 전력변환 시스템은 계통과의 동기화를 위해 위상각의 정확한 정보가 필요하며 PLL 시스템을 사용하여 측정한다. 실제 계통의 위상각과 추출된 위상각 사이의 오차는 기준 전류나 전압에 더 큰 고조파를 야기한다. 본 논문은 계통 고장에 강인한 PLL 시스템의 제어기를 제안한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1124_1125
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• 2009

이 논문에서는 멀티스트링 타입 계통연계형 3상 태양광 발전 시스템 개발 과정중 인버터 파트에 필요한 기본적인 기술들을 살펴보고 검증해 보았다. 계통연계에 필요한 위상추종제어 3상 DPLL(Digital Phase Locked Loop)과 DC 링크 전압제어 그리고 계통전류 제어기의 구조와 비간섭전류제어 등을 살펴보고 무변압기형에 사용되는 3상인버터의 L-C-L 필터 설계 방법을 살펴보고 L-C 필터와 비교하여 살펴보았다. 최종적으로 앞에서 언급하였던 제어기와 이론 등을 시뮬레이션으로 검증하였으며 현재 개발 중인 프로토타입 하드웨어 설계에 대해서도 기술하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2008년도 하계학술대회 논문집
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• pp.466-468
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• 2008

본 논문에서는 불평형, 고조파, 잡음 등에 의해 왜곡된 3상 전원으로부터 정확한 위상각을 검출하는 PLL(Phase Locked Loop) 방법을 제안한다. 역상분과 고조파를 포함하는 왜곡된 3상 전원을 동기좌표계 d-q축 전압으로 변환하면 기본파 성분에 의한 일정한 d-q축 전압에 역상분과 고조파에 의한 맥동이 포함된 형태의 전압이 된다. 상태관측기는 이러한 전압에서 맥동성분을 제거하고 기본파 전압만 추출하여 이를 동기좌표계 PLL의 입력으로 사용함으로써 왜곡된 전원조건에서도 정확한 위상각을 검출할 수 있다. 시뮬레이션을 통해 제안된 방법의 성능을 검증하였다.

• Journal of Advanced Marine Engineering and Technology
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• 제30권3호
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• pp.444-448
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• 2006

In this paper, a frequency synthesizer for X-band FMCW radars is proposed. Some X-band FMCW radars have been used as a level sensor for tanker ship and the resolution of the level sensor may be mainly depend on linearity of frequency sweep. For a linear frequency sweep. the proposed synthesizer employs a phase-locked loop using prescalars and a high speed digital PLL chip. The measured results show that the linear frequency sweep range is from 10 GHz to 11 GHz and the output power of the synthesizer is minium 7 dBm. and the phase noise is about -80 dBc/Hz at 100 KHz offset from 11 GHz.

• 한국태양에너지학회 논문집
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• 제35권6호
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• pp.9-15
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• 2015

In this paper, a parallel operating technique for the stand alone photovoltaic (PV) power conditioning system (PCS) is proposed. The proposed parallel operating technique can increase the power rating of the system easily. Also, it provide three-phase connection function. The proposed technique does not separated master and slave system. Also, it does not use the separated synchronization line. Therefore, the PCS can supply continuous power even if one of the PCS breaks down. This technique is composed of a phase locked loop (PLL) control, droop control, current limit control and etc. Experimental result obtained on 2-kW prototype to verify the proposed technique.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.2180-2183
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• 2003

본 논문에서는 광 디스크의 기록 밀도 증가에 따른 신호품질의 열화나 노이즈가 심한 환경에서 DPLL(Digital Phase Locked Loop)의 성능을 개선하기 위한 FD(Frequency Detector)와 PD(Phase Detector) 알고리즘을 제안한다. 제안된 PD 알고리즘은 노이즈에 의해 왜곡되어 RLL 조건을 위배하는 입력신호, 즉 RLL 조건에 의해 결정되는 최소 런 길이보다 주기가 작은 신호에 의해 발생하는 위상오차를 위상오차 보정 시 사용하지 않도록 설계하여 잘못된 정보에 의한 위상오차 보정이 일어나지 않도록 하였다 제안된 FD 알고리즘은 주파수를 추적하기 위해 삽입되는 신호인 Sync 신호의 symmetry 특성을 이용하여 샘플패턴을 검출하도록 하여 기존의 주파수 오차 보정 알고리즘보다 향상된 주파수 추적 성능을 가지도록 하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권3호
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• pp.200-209
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• 2008

This paper describes bandwidth linearization techniques in phase-locked loop (PLL) design for common-clock serial link applications. Utilizing a continuously tunable single-input dual-path LC VCO and a constant-gain phase detector, a proposed architecture is well suited to implementing PLLs that must be compliant with standards that specify minimum and maximum allowable bandwidths such as PCI Express Gen2 or FB-DIMM applications. A prototype 4.75 to 6.1-GHz PLL is implemented in 90-nm CMOS. Measurement results show that the PLL bandwidth and random jitter (RJ) variations are well regulated and that the use of a differentially controlled dual-path VCO is important for deterministic jitter (DJ) performance.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2018년도 전력전자학술대회
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• pp.378-379
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• 2018

본 연구는 속응형 단상 UPS(Uninterruptible Power Supply)를 위한 이상전원 검출 알고리즘에 관한 연구이다. 한국전력공사 등의 특수한 UPS 응용분야에서는 전원의 1/4주기 이내에 전원의 이상을 검출하고 UPS가 정상 기동할 필요가 있다. 본 연구에서는 가상DQ기반의 고성능 PLL(Phase Locked Loop)을 응용하여 별도의 전원검출 알고리즘 없이도 임의의 위상각에서 1/4주기이내에 전원의 크기 및 위상에 관한 오류를 검출할 수 있음을 보인다. 제시된 방법은 시뮬레이션 및 실험을 통해 검증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2013년도 전력전자학술대회 논문집
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• pp.506-507
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• 2013

본 논문은 단상 전원 시스템에서 입력전원의 위상각 추정에 2차 일반화 적분기(Second-Order Generalized Integrator - SOGI)를 기반으로 하는 적응 필터구조를 적용한다. SOGI 출력은 전원 위상각과 관련되고, 올바른 출력을 위해서는 중심 주파수 ${\omega}^{\prime}$이 전원 주파수를 빠르게 추정할 수 있도록 FLL(Frequency Locked Loop)제어가 필요하다. SOGI-FLL의 기존의 방법과는 다르게 비선형 특성이 강한 주파수 동기화 동특성 모델에 퍼지제어를 적용함으로써 복잡한 선형화 과정이 필요하지 않으며, 실시간 이득 조절로 빠르게 전원 주파수 추정을 할 수 있는데 이는 최종적으로 빠른 전원 위상각 추정을 의미한다. 제안된 방법에 대해서 시뮬레이션을 통하여 그 타당성을 검증한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.145-151
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• 2013

In this paper, a low power, small area cyclic time-to-digital converter in All-Digital PLL for DVB-S2 application is presented. Coarse and fine TDC stages in the two-step TDC are shared to reduce the area and the current consumption maintaining the resolution since the area of the TDC is dominant in the ADPLL. It is implemented in a 0.13 ${\mu}m$ CMOS process with a die area of 0.12 $mm^2$. The power consumption is 2.4 mW at a 1.2 V supply voltage. Furthermore, the resolution and input frequency of the TDC are 5 ps and 25 MHz, respectively.