• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제4권5호
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• pp.147-152
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• 2015

일반적으로 병렬 이벤트구동 시뮬레이션의 대표적 동기화 방법으로는 비관적 동기화 방식과 낙관적 동기화 방식이 있는데, 본 논문에서는 예측기반 병렬 이벤트구동 로직 시뮬레이션에서 이 두 가지 동기화 방식들을 혼용한 간헐적 동기화를 통한 시뮬레이션 성능 향상 기법을 제시한다. 제안되는 간헐적 동기화 방식은 예측기반 병렬 이벤트구동 로직 시뮬레이션에서 자주 일어나는 틀린 예측과 연관된 체크포인트 오버헤드 및 재실행 오버헤드를 최소화할 수 있어 시뮬레이션 성능 향상에 매우 효과적인데, 이를 다양한 실제 디자인들에 적용한 실험을 통하여 확인할 수 있었다.

• 한국시뮬레이션학회논문지
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• 제3권2호
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• pp.15-25
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• 1994

Efficient event evaluation and propagation techniques are proposed to enhance the advancement of simulation clocks of conservative and optimistic logic simulation protocols on parallel processing environments. The first idea of the techniques proposed in this paper is to allow more than one event evaluation per simulation cycle and to pack more than one propagation event in a single message. The second idea is to use advancement windows resulted in good performance in parallelism and execution times.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제4권3호
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• pp.85-90
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• 2015

본 논문에서는 새로운 병렬 이벤트구동 로직 시뮬레이션 기법을 제안한다. 제안한 예측에 기반한 병렬 이벤트구동 시뮬레이션 기법은 병렬 이벤트구동 시뮬레이션에서 다른 로컬시뮬레이션과의 연동 과정에서 사용되는 입력값과 출력값에 실제값과 예측값을 함께 사용함으로써 성능 향상의 제약 요소인 동기 오버헤드 및 통신 오버헤드를 크게 감소시킬 수 있다. 본 논문에서 제안한 예측기반 병렬 이벤트구동 로직 시뮬레이션의 유용함은 다수의 디자인들에 적용한 실험을 통하여 확인할 수 있었다.

• Smart Structures and Systems
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• 제14권6호
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• pp.1131-1150
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• 2014

One of the issues in extending the range of applicable problems of real-time hybrid simulation is the computation speed of the simulator when large-scale computational models with a large number of DOF are used. In this study, functionality of real-time dynamic simulation of MDOF systems is achieved by creating a logic circuit that performs the step-by-step numerical time integration of the equations of motion of the system. The designed logic circuit can be implemented to an FPGA-based system; FPGA (Field Programmable Gate Array) allows large-scale parallel computing by implementing a number of arithmetic operators within the device. The operator splitting method is used as the numerical time integration scheme. The logic circuit consists of blocks of circuits that perform numerical arithmetic operations that appear in the integration scheme, including addition and multiplication of floating-point numbers, registers to store the intermediate data, and data busses connecting these elements to transmit various information including the floating-point numerical data among them. Case study on several types of linear and nonlinear MDOF system models shows that use of resource sharing in logic synthesis is crucial for effective application of FPGA to real-time dynamic simulation of structural response with time step interval of 1 ms.

• 한국정보처리학회논문지
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• 제3권2호
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• pp.315-326
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• 1996

VLSI 회로의 복잡도 및 집적도가 증가함에 따라서 이들의 검증에 사용되는 논리 시뮬레이션을 위해서 시간이 많이걸린다. 본 논문에서는 SIMD 병렬처리 컴퓨터 상에서 빠른 논리 시뮬레이션 구현을 위한 병렬처리 기법, 자료구조, 알고리즘을 제시한다. 대표적인 병렬처리 컴퓨터인 CM-2상에서 수행한 결과를 제시하고 이를 분석하고자 한다.

• 대한전기학회논문지:시스템및제어부문D
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• 제50권1호
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• pp.45-50
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• 2001

With increasing complexity of digital logic circuits, fast and accurate verification of functional behaviour becomes most critical bottleneck in meeting time-to-market requirement. This paper presents several techniques for accelerating a cycle-based logic simulation. The acceleration techniques include parallel pattern logic evaluation, circuit size reduction, and the partition of feedback loops in sequential circuits. Among all, the circuit size reduction plays a critical role in maximizing logic simulation speedup by reducing 50% of entire circuit nodes on the average. These techniques are incorporated into a levelized table-driven logic simulation system rather than a compiled-code simulation algorithm. Finally, experimental results are given to demonstrate the effectiveness of the proposed acceleration techniques. Experimental results show more than 27 times performance improvement over single pattern levelized logic simulation.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제8권3호
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• pp.57-64
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• 2019

본 논문에서는 이벤트구동 게이트수준 타이밍 시뮬레이션의 성능 향상 및 디버깅 효율성 크게 높일 수 있는 공간적 부분시뮬레이션 전략이 적용된 효율적인 예측기반 병렬 시뮬레이션 기법을 제안한다. 제안된 기법은 병렬 이벤트구동 로컬시뮬레이션들의 입력값과 출력값에 대한 빠르면서도 정확한 예측을 달성하기 위해서, 공간적 부분시뮬레이션 전략을 추상화 상위수준 시뮬레이션에 적용하여 정확한 예측 데이터를 빠르고 즉각적으로 생성해낸다. 공간적 부분시뮬레이션 전략이 적용된 예측기반 병렬 게이트수준 타이밍 시뮬레이션은 성능 평가를 위하여 사용된 6개의 벤치마크 설계들에 대하여 제일 일반적인 순차 이벤트구동 게이트수준 타이밍 시뮬레이션에 비하여 평균 약 3.7배, 상용화된 멀티코어 기반의 병렬 이벤트구동 게이트수준 타이밍 시뮬레이션에 비해서는 평균 9.7배, 그리고 기존의 가장 우수한 예측기반 병렬 이벤트구동 게이트 수준 타이밍 시뮬레이션 결과에 비해서도 평균 2.7배의 시뮬레이션 성능이 향상됨을 확인할 수 있었다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제5권12호
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• pp.439-446
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• 2016

본 논문에서는 예측기반 병렬 이벤트구동 게이트수준 타이밍 시뮬레이션의 성능 개선을 위한 효율적인 예측정확도 향상 전략을 제안한다. 제안된 기법은 병렬 이벤트구동 로컬시뮬레이션들의 입력값과 출력값에 대한 예측을 이중으로 예측할 뿐만 아니라, 특별한 상황에서는 동적으로 예측할 수 있게 한다. 이중 예측은 첫번째 예측이 틀린 경우에 두번째 정적 예측 데이터로써 새로운 예측을 시도하게 되며, 동적 예측은 실제의 병렬 시뮬레이션 실행 과정 도중에 동적으로 축적되어진 지금까지의 시뮬레이션 결과를 예측 데이터로 활용하는 것이다. 제안된 두가지의 예측정확도 향상 기법은 병렬 시뮬레이션의 성능 향상의 제약 요소인 동기 오버헤드 및 통신 오버헤드를 크게 감소시킨다. 이 두가지 중요한 예측정확도 향상 방법을 통하여 6개의 디자인들에 대한 예측기반 병렬 이벤트구동 게이트수준 타이밍 시뮬레이션이 기존 통상적 방식의 상용 병렬 멀티-코어 시뮬레이션에 비하여 약 5배의 시뮬레이션 성능이 향상됨을 확인할 수 있었다.

• 한국통신학회논문지
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• 제15권6호
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• pp.467-474
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• 1990

본 연구에서는 기존의 SCFL(Source Coupled FET Logic)회로보다 고속 저전력 특성을 지닌 회로를 설계하였다. 설계된 SCFL을 이용하여 4:1 병렬 A/D 컨버터를 구성, 시뮬레이션 한 결과 비교기(Comparator 혹은 양자화기)는 66MHz 입력신호와 2GHz 샘플링 주파수에서 Integral Nonlinearity는 $\pm$28mV로 한계치 $\pm$68mV 보다 훨씬 작으며, ADC 설계시 150여개의 소자를 줄여 전력소비 0.43mW를 실현케 하였다.

• 한국정보처리학회논문지
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• 제4권1호
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• pp.311-323
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• 1997

본 논문에서는 게이트 레벌 소자와 스위치 레벨 소자가 함께 사용한 혼합형 조합 회로에서의 고착 고장(stuck-at fault) 검출을 위한 고장 시뮬레이션에 대하여 기술 한다. 실용적인 혼합형 회로의 고장 검출용으로 사용하기 위하여 게이트 레벨 및 정 적 스위치 레벨 회로는 물론 동적 스위치 레벨의 회로들도 처리할 수 있도록 한다. 또한, wired 논리 소자에서의 다중 신호 충돌 현상을 해결하기 위하여 새로운 6치 논 리값과 연산 규칙을 정의하여 신호 세기의 정보와 함께 사용한다. 고장 시뮬레이션의 기본 알고리즘으로는 게이트 레벨 조합 회로에서 주로 사용되는 병렬 패턴 단일 고장 전달(PPSFP:parallel pattern single fault propagation) 기법을 스위치 레벨 소자에 확장 적용한다. 마지막으로 스위치 레벨 소자로 구현된 ISCAS85 벤치 마크 회로와 실 제 혼합형 설계 회로에 대한 실험 결과를 통하여 본 연구에서 개발된 시스템의 효율 성을 입증한다.