• 대한전기학회:학술대회논문집
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• 대한전기학회 1996년도 하계학술대회 논문집 A
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• pp.540-542
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• 1996

A detailed model of a photo voltaic array written in PSPlCE is presented in this paper. It is likely that solar cell arrays in photovoltaic system is shadowed partly by clouds, buildings. By the effects of partial shadowing, not only the output power of solar cell arrays is decreased, but also shadowed cells are reversely biased and damaged in some cases. In this paper, by analyzing the output characteristics of solar cell arrays according to various shadow patterns, we investigate solar cell arrays connection of prevention the shadowing effects to the utmost.

• 조명전기설비학회논문지
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• 제21권5호
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• pp.106-111
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• 2007

반도체 공정에서 각 단계별 과정을 거친 후 dechucking시 wafer가 ESC(Electrostatic Chuck)로부터 방전되지 못하고, 잔류되어 있는 극성을 띤 전하(Electric charge)들에 의해 wafer와 ESC사이에 인력이 발생하여 wafer의 sliding, popping 및 wafer broken 등의 문제가 발생한다. 본 논문에서는 wafer와 ESC의 구성을 capacitor를 이용하여 modeling하고, PSpice를 사용하여 chucking system에 의한 wafer의 대전 현상을 모의하고 그 결과를 바탕으로 잔류전하를 방전시키기 위한 여러 가지 방법을 검토하여 최적의 잔류전하 제거 기법을 제시한다. 즉 별도의 전압원을 사용하여 (+)와 (-)를 교번하는 구형파를 인가함과 아울러 일정시간 동안 Plasma내에서 스위칭시킴으로써 ESC나 wafer에 charge되어 있는 극성을 띤 전하들을 중화(Neutralize) 시키도록 하였다. 그리고 이를 실제 하드웨어로 구현하여 실 공정에 적용한 결과를 제시한다.

• 조명전기설비학회논문지
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• 제17권6호
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• pp.83-88
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• 2003

본 논문에서는 IPM의 전기적인 기생 성분 중에서 성능에 가장 크게 영향을 미치는 밀러 커패시턴스에 의하여 발생하는 오동작을 시뮬레이션을 통하여 증명하고 이를 최소화하기 위한 방법을 제시한다. 게이트와 컬렉트 단자간에 형성되는 밀러 커패시턴스와 밀접하게 관련된 게이트-에미터 사이의 기생 커패시턴스와 게이트 저항과의 상관 관계를 PSpice 시뮬레이션을 통하여 분석한다. 또한 시뮬레이션 결과를 바탕으로 IPM의 오동작을 최소화하기 위한 보조 회로를 삽입한 주문형 IPM을 제시한다. 표준형 IPM과 오동작 방지를 위해 보조회로가 삽입된 주문형 IPM의 실험 파형을 통해서 주문형 IPM이 약 3 [V]의 오동작에 대한 여유 전압을 가짐을 확인할 수 있다.

• Journal of Electrical Engineering and Technology
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• 제3권1호
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• pp.36-42
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• 2008

In a gas insulated substation (GIS), Very Fast Transient Over-voltages (VFTOs) are generated due to switching operations and ground faults. These fast transients are associated with high frequency components of the order of a few hundreds of MHz. These transients may cause internal faults i.e., layer-to-layer faults or minor faults in a capacitively graded bushing, which is one of the important pieces of terminal equipment for GIS. In the present study, the PSPICE model has been developed to calculate the voltage distribution across the layers of 420kV graded bushing for high frequency pulses of rise time 1 to 50ns, which simulate the VFTO. For this simulation, an equivalent electrical network of bushing with different equivalent layers has been considered. The effect of different equivalent layers modeling circuits on the non-uniform voltage factor has been analysed. The influence of copper strip inductance on voltage distribution across layers has also been analysed for various rise times of high frequency transients. Finally, the leakage current of the bushing is calculated for evaluating the bushing condition under these transients.

• 조명전기설비학회논문지
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• 제18권2호
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• pp.68-74
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• 2004

본 논문에서는 고조파를 저감시키고 출력파형 개선을 위한 방법으로 입력측 DC링크 전압의 조합을 이용한 새로운 하이브리드형 멀티레벨 인버터를 제안한다. 제안한 인버터는 단상 풀-브릿지 인버터 모듈로 구성된 3개의 H-bridge cell로 구성되어 있다. 2개의 풀-브릿지 모듈은 레벨생성을 위해 사용되고 나머지 하나의 모듈은 PWM 스위칭 동작에 사용되어진다. 레벨 생성을 위한 인버터에 의해 9레벨이 생성되고 PWM 동작을 위한 인버터에 의해 2레벨이 더해지게 되어 결과적으로 총 11레벨의 출력전압을 생성시킬 수 있다. 제안한 시스템의 기본적인 동작원리를 상세하게 설명하고 PSpice 시뮬레이션과 시작품을 이용한 실험을 통해 타당성을 증명할 수 있었다.

• 한국컴퓨터정보학회논문지
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• 제3권2호
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• pp.77-84
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• 1998

요즈음 CMOS 기술의 발전에 의해서 연속시간 신호시스템이 매우 각광을 받고 있다. 따라서 이 논문에서는 음성신호 처리영역에서 동작하는 CMOS floating 저항을 이용한저역통과 필터를 설계하였다. 특히 이 논문에서는 포화영역에서 동작하는 all CMOS floating 저항을 설계하였으며, $\pm$1V 영역에서 $\pm$0.04%의 선형성이 얻어졌다. 주파수 응답은10MHz를 초과하였으며 능동 RC회로의 집적화에 매우 유용할것으로 생각한다. 이 방법에 의해 설계도니 저역통과필터는 SC 필터보다 그 구조가 간단하므로 IC의 형태로 만들 때 칩 면적을 많이 줄일 수 있다. 설계된 필터의 특성은 pspice에 의해 시뮬레이션 하였으며, 그 특성이 우수함이 입증되었다.

• 전력전자학회논문지
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• 제14권6호
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• pp.488-495
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• 2009

본 논문은 기계적 에너지를 전기에너지로 변환하는 압전소자를 이용한 에너지 수확 시스템 내에서 전력변환을 수행하는 새로운 AC/DC 공진형 자려(自勵) 부스트 컨버터를 제안한다. AC/DC 공진형 자려 부스트 컨버터의 자려 스위칭을 위한 게이트 회로는, MOSFET 특성을 이용하여 압전소자 출력전압의 최대값을 검출하고 LC 공진회로의 특성을 이용하여 영전압 스위칭을 하며, 승압형 전력변환을 수행하기 위해서 별도의 전원을 필요로 하지 않는다. 제안된 컨버터 회로의 동작원리를 설명하고, 기존 연구 개발된 토폴로지와 비교, PSPICE 시뮬레이션 및 실험을 통하여 유용성을 검증한다.

• 한국통신학회논문지
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• 제22권10호
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• pp.2123-2135
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• 1997

고집적 SRAM을 구성하고 있는 일반적인 메모리 셀을 이용하여 저항성 단락을 MOSFET의 게이트-소오스, 게이트-드레인, 소오스-드레인에 적용시키고, 각 단자에서 발생 가능한 개방 결함을 고려하여 그 영향에 따른 메모리의 자장노드의 전압과 VDD에서의 정전류를 PSPICE 프로그램으로 분석하였다. 해석 결과를 고려하여 메모리의 기능성과 신뢰성을 향상시키기 위해 기능 테스트와 IDDQ 테스트에 동시에 적용할 수 있는 O(N)의 복잡도를 갖는 테스트 알고리즘을 제안하였다. 테스트의 질과 효율을 좀 더 향상시키기 위해 메모리에서 발생되는 고장을 검출하는 BIST 회로와 정전류의 비정상적인 전류의 흐름을 발생시키는 결함을 검출하는 BICS를 설계하였다. 또한 구현한 BIST/BICS 회로는 고장 메모리의 수리를 위해 고장 및 결함의 위치를 검출할 수 있다.

• 한국전자통신학회논문지
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• 제5권1호
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• pp.17-22
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• 2010

일반적으로 카오스 회로에는 Chua's 회로, Lorenz 회로, Duffing 회로 등이 있다. 이들 카오스 회로 중에서 Chua's 회로가 전자부품을 이용하여 가장 쉽게 구성할 수 있는 회로로 알려져 있다. Chua's 회로는 일반적으로 저항성분인 R, 인턱터 성분인 L, 캐패시터 성분인 C로 구성하는 선형요소와 비선형 저항으로 구성하는 비선형 요소로 구성된다. 그러나 L 요소는 포화특성으로 인하여 시중에서 구입한 부품으로는 실제 하드웨어를 구현하기 어려운 문제점이 있다. 본 연구에서는 Chua 회로의 선형 요소인 R,L,C 성분의 요소 중에서 포화 특성을 자지고 있어 상용화된 제품으로는 제작 구현이 어려운 L 성분을 C 성분으로 대체하는 간략화한 Chua's 회로 제작 기법을 PSpice로 해석하고, 그 결과를 확인한다.

• 한국조명전기설비학회지:조명전기설비
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• 제10권5호
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• pp.52-56
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• 1996

형광 램프는 에너지 효율이 높아 상업용 조명설비에 많이 사용된다. 형광램프 시스템의 설계에서 안정기의 설계는 형광 램프의 특성을 고려하는 것이 매우 중요하다. 특히, 시동시 형광램프의 과도특성은 안정기 설계시 좀더 많은 설계사양들을 제공하게 된다. 이 논문에서는 시동시 과도특성에 근거한 형광램프의 동작모델을 동기화로 나타냈다. 이 모델은 제조사가 다른 형광 램프에도 폭 넓게 적용이 가능하다. 실험에 의해 얻어진 결과를 동기회로 모델에 의한 Pspice 시뮬레이션에 의해 나타난 결과와 비교 한 결과, 본 논문에서 제시한 모델이 실질적으로 효용성이 있음을 나타냈으며, 자기식 안정기 및 전기식안정기의 설계시 형광램프의 시동과도특성에 의한 안정기 조건 설계들을 더욱 명확하게 알아낼 수 있었다.