• 대한의용생체공학회:학술대회논문집
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• 대한의용생체공학회 1997년도 추계학술대회
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• pp.249-254
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• 1997

ABA-type block copolymers composed of poly(L-leucine)(PLL) as the A component and poly(ethylene glycol)(PEG) as the B component were synthesized by ring-opening polymerization of L-leucine N-carboxyanhydride initiated by primary amino group located at both ends of PEG chain. A silver sulfadiazine(AgSD)-impregnated wound dressing of sponge-type was prepared by the lyophilization method. Morphological structure of this wound dressing obtained by scanning electron microscopy(SEM) was composed of a dense skin layer and a macroporous inner sponge layer. Equilibrium water content(EWC) of wound dressing was above 10%. It increased with an increased of PEO content in the block copolymer due to the hydrophilicity of PEO. AgSD release from AgSD- impregnated wound dressing in PBS buffer(pH=7.4) was dependent on PEG composition in the block copolymer. Therefore, EWC and release of AgSD can be control by PEG composition. Antibacterial capacity of AgSD-impregnated wound dressing was examined in agar plate against Pseudmonas aeruginosa and Stapplococus aruous. Cytotoxicity of the wound dressing was evaluated by studing mouse skin fibroblast(L929). From the behavior of antimicrobial releasing and the investigation of the suppression of bacterial proliferation, it was supposed that the wound dressing containing antibiotics could protect the wound surfaces from bacterial invasion to suppress the bacterial proliferation effectively. In cytotoxicity observation, cellular damage was reduced by the control led released of AgSD from the LEL sponge matrix of AgSD-medicated wound dressing. In vivo test, granulous tissue formation and wound contraction or the AgSD and DHEA impregnated wound dressing were aster than any other groups.

• 센서학회지
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• 제12권4호
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• pp.191-197
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• 2003

최근 인터넷 사용의 증가로 인한 데이터 전송이 급속히 증가하고 있고, 이러한 전송을 위해 광섬유가 주로 사용되고 있다. 장거리 통신을 통한 신호의 감쇄 및 왜곡을 보정하기 위하여 보통 광신호를 전기적인 신호로 변환하여 신호를 재생한다. 이러한 광신호는 포토 다이오드를 통하여 전기적인 신호로 바꾸어지는데, 광신호의 정확한 클락과 데이터를 추출하는 과정은 필수적이다. 본 연구에서는 광대역의 광신호 클락과 데이터의 복원에 쓰이는 클락-데이터 복원회로(CDR)를 1.8V $0.18\;{\mu}m$ CMOS공정을 이용하여 설계하였다. 이 CDR 회로는 위상고정 루프를 사용한 회로로서 개선된 위상비교기 및 전하 펌프를 사용하였다. 특히 설계된 CDR은 광대역 링 발진기를 사용함으로서 750 Mb/s에서 2.85 Gb/s의 다중속도를 가진 데이터의 클락과 데이터의 복원이 가능하다.

• 한국통신학회논문지
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• 제32권8A호
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• pp.785-793
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• 2007

본 논문에서는 TP 케이블을 이용하여 100Mbps의 전송 속도를 지원하는 100Base-TX Ethernet 수신기의 디지털 신호 처리부를 제안하였다. 제안하는 디지털 신호 처리부는 자동 이득 조절기, 심볼 동기 복원기, 적응 등화기, BLW 보정기로 구성되어 있으며 초기 위상에 상관없이 150m까지 $10^{-12}BER$이하의 성능을 보였다. 제안하는 신호 처리부는 일부 블록을 제외한 모든 부분을 디지털로 구현하였으며 적응 등화기와 BLW 보정기 연동 구조는 기존의 적응 등화기 에러 값을 이용하는 구조에 비하여 MSE가 약 1dB정도의 성능 향상을 가져왔다. 설계한 디지털 신호 처리부는 Verilog-HDL로 구현되었으며 삼성 $0.18{\mu}m$ 라이브러리를 사용하여 합성 결과 동작 속도는 7.01ns 이며 총 게이트 수는 128.528 게이트였다.

• 한국전자파학회논문지
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• 제14권8호
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• pp.777-786
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• 2003

본 논문에서는 위성통신에서 사용되는 주파수 합성형 발진기에 대한 위상 잡음원을 분석하고, 주파수 합성기 출력 신호의 위상 잡음 스펙트럼 분포를 보다 더 정확히 예측할 수 있는 위상 잡음 모델을 제안하였다 기준 발진기 및 전압 제어 발진기 출력 주파수를 분주하는 분주기의 위상 잡음을 해석하고, 기준 발진기와 전압 제어 발진기 위상 잡음은 Leeson 모델을 이용하여 1/f$^2$ 이외에 다른 기울기 특성을 갖는 위상 잡음 성분들을 모델링하였다. PLL 발진기에서 각 구성 요소들에 의해 발생되거나 더해지는 잡음은 유용한 신호에 비하여 매우 작으므로 중첩의 원리를 적용하고, 선형 시스템 영역에서 주파수 합성기 회로를 해석하였다. 정립된 위상 예측 모델을 기만으로 주파수 합성기 구성 형태에 따라 각 구성 요소들의 위상 잡음 모델을 적용하여 위성통신용 주파수 합성기의 위상 잡음 스펙트럼 특성을 예측하고, 주파수 합성기를 제작하여 예측 모델과 비교 평가하였다.

• 한국전자파학회논문지
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• 제18권2호
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• pp.213-218
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• 2007

본 논문에서는 CMOS 0.18 ${\mu}m$ 공정을 이용하여 DS-CDMA UWB용 고주파 VCO를 설계하고 제작하였다. 위상 잡음 특성을 좋게 하기 위해서 PMOS, NMOS 소자를 대칭으로 구성한 complementary cross-coupled LC 발진기 구조로 설계하였고, varactor를 이용하여 주파수를 조정하였다. 또한 전류원의 1/f 잡음 신호를 줄이기 위해 저항을 이용하여 전류원을 구성하였다. 스펙트림 분석기를 이용한 측정을 위해 칩 내부에 고속 동작을 위한 인버터 버퍼를 추가로 설계하였다. 제작한 VCO의 core size는 $340{\mu}m{\times}535{\mu}m$이고, 측정한 VCO의 위상 잡음은 1-MHz offset에서 -107 dBc/Hz의 특성을 나타내고, 주파수 조정 범위는 $7.09{\sim}7.52$ GHz의 특성을 보인다 Harmonic suppression은 32 dB, VCO core의 전류 소모는 1.8 V 공급 전압에서 2 mA의 저전력 소모를 나타내도록 설계하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.425-435
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• 2016

This paper describes a spread-spectrum clock generation method by utilizing a ${\Delta}{\Sigma}$ digital PLL (DPLL) which is solely based on binary phase detection and does not require a linear time-to-digital converter (TDC) or other linear digital-to-time converter (DTC) circuitry. A 1-bit high-order ${\Delta}{\Sigma}$ modulator and a hybrid finite-impulse response (FIR) filter are employed to mitigate the phase-folding problem caused by the nonlinearity of the bang-bang phase detector (BBPD). The ${\Delta}{\Sigma}$ DPLL employs a two-point modulation technique to further enhance linearity at the turning point of a triangular modulation profile. We also show that the two-point modulation is useful for the BBPLL to improve the spread-spectrum performance by suppressing the frequency deviation at the input of the BBPD, thus reducing the peak phase deviation. Based on the proposed architecture, a 3.2 GHz spread-spectrum clock generator (SSCG) is implemented in 65 nm CMOS. Experimental results show that the proposed SSCG achieves peak power reductions of 18.5 dB and 11 dB with 10 kHz and 100 kHz resolution bandwidths respectively, consuming 6.34 mW from a 1 V supply.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.484-494
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• 2014

We describe a digitally controlled oscillator (DCO) which compensates the frequency variations for process, voltage, and temperature (PVT) variations with an accuracy of ${\pm}2.6%$ at 2.5 GHz. The DCO includes an 8 phase current-controlled ring oscillator, a digitally controlled current source (DCCS), a process and temperature (PT)-counteracting voltage regulator, and a bias current generator. The DCO operates at a center frequency of 2.5 GHz with a wide tuning range of 2.2 GHz to 3.0 GHz. At 2.8 GHz, the DCO achieves a phase noise of -112 dBc/Hz at 10 MHz offset. When it is implemented in an all-digital phase-locked loop (ADPLL), the ADPLL exhibits an RMS jitter of 8.9 ps and a peak to peak jitter of 77.5 ps. The proposed DCO and ADPLL are fabricated in 65 nm CMOS technology with supply voltages of 2.5 V and 1.0 V, respectively.

• 한국통신학회논문지
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• 제38A권7호
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• pp.545-551
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• 2013

MQASK 수신기에서 수신 심볼의 타이밍 동기에 사용되는 타이밍 복원 루프 Timing Error Detector(TED) 와 입력신호의 표본화율을 제어하는 VCO또는 NCO 및 루프 필터로 구성된다. 여기서 수신신호의 심볼율과 수신기의 표본화율의 시간 축에서의 위상차를 검출하는 TED는 심볼율과 표본화율의 주파수차가 클 경우 정상동작을 하지 못하는 단점이 있다. 본 논문에서는 PLL의 주파수 검출기와 같은 역할을 타이밍 복원 루프에서 수행하여 타이밍 복원 입력 신호의 주파수 차가 매우 큰 경우에도 타이밍 복원을 가능하게 할 수 있는 심볼율 변별기(Symbol Rate Discriminator SRD) 와 이를 사용한 타이밍 복원루프 구조를 제안 하였으며 이를 통해 심볼율이 가변되는 신호에 대한 타이밍 동기 획득이 가능함을 모의실험을 통해 입증하였다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.73-78
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• 2011

본 논문은 DAB 응용을 위한 주파수 합성기를 1.8V $0.18{\mu}m$ CMOS 공정으로 설계하였다. VCO는 NP-core를 사용하여 저전력 특성, 출력 파형의 대칭적 특성을 향상시켰다. 커패시터 뱅크와 버랙터(varactor) 뱅크를 선택적으로 스위칭 하는 기법을 적용하여 1302.34MHz - 1949.51MHz 에서 동작이 가능한 것을 확인하였다. 버랙터 커패시턴스의 선형 특성을 개선하는 버랙터 바이어스 개수를 2개로 최소화 하였고, 버랙터 스위칭 기법으로 $K_{vco}$(VCO 이득)를 일정하게 유지할 수 있었다. 또한, VCO 주파수 보정 회로를 추가하여 VCO 이득의 간격을 일정하게 유지하도록 설계하였다. VCO와 주파수 합성기의 각 블록은 $0.18{\mu}m$ CMOS 공정으로 설계하여 Cadence Spectre를 이용하여 검증하였고, 측정된 VCO 소모 전류는 9mA, 39.8%의 tuning range, 주파수 합성기 전체의 소모 전력은 18 mW 이다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.1-6
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• 2011

본 논문은 위상 변조를 이용한 직렬 인터페이스 입출력 회로를 설계 하였다. 설계된 직렬 입출력 인터페이스 회로는 수신부와 송신부로 구성되어 있다. 제안하는 위상변조 데이터 전송 방식은 상승 에지 위상은 고정시켜 클록 정보로 사용하고 하강에지 위상을 전송되는 데이터에 따라 변조하여 오프-칩 인터페이스에서도 적용 가능한 효율적인 데이터 전송 방식을 사용한다. 제안하는 회로는 16개의 하강 에지 위상을 사용하여 한 클록 주기마다 4비트씩 데이터를 전송함으로써 시스템에서 사용되는 클록 속도보다 4배 빠른 전송 속도를 갖는 저 전력 회로다. 본 논문에서는 0.13um CMOS 공정을 이용하여 설계 및 검증을 수행 하였고, 칩 면적 $2mm^2$ 하에서 1Gb/s 전송 속도와 12mW의 소비 전력을 갖는다.