• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.188-193
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• 2003

This paper describes a novel burst-mode clock and data recovery (CDR) circuit which can be used for 622Mbps burst mode applications. The CDR circuit is basically a phase locked loop (PLL) having two phase detectors (PDs), one for the reference clock and the other for the NRZ data, whose operations are controlled by an external control signal. This CDR was fabricated in a 1-poly 5-metal $0.25{\;}\mu\textrm{m}$ CMOS technology. Jitter generation, burst/continuous mode data receptions were tested. Operational frequency range is 320Mhz~720Mhz and BER is less than 1e-12 for PRBS31 at 622Mhz. For the same data sequence, the extracted clock jitter is less than 8ps rms. Power consumption of 100mW was measured without I/O circuits.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권3호
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• pp.153-159
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• 2009

A CMOS frequency synthesizer for $5{\sim}6$ GHz UNII-band sub-harmonic direct-conversion receiver has been developed. For quadrature down-conversion with sub-harmonic mixing, octa-phase local oscillator (LO) signals are generated by an integer-N type phase-locked loop (PLL) frequency synthesizer. The complex timing issue of feedback divider of the PLL with large division ratio is solved by using multimodulus prescaler. Phase noise of the local oscillator signal is improved by employing the ring-type LC-tank oscillator and switching its tail current source. Implemented in a $0.18{\mu}m$ CMOS technology, the phase noise of the LO signal is lower than -80 dBc/Hz and -113 dBc/Hz at 100 kHz and 1MHz offset, respect-tively. The measured reference spur is lower than -70 dBc and the power consumption is 40 m W from a 1.8 V supply voltage.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2015년도 제46회 하계학술대회
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• pp.1064-1065
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• 2015

단상 계통 연계형 전력 변환기에서 계통과 연계하기 위해서는 계통의 위상 정보를 정확히 측정하여 전력 변환기의 출력 주파수와 위상이 동일한 상태로 전류가 공급 되도록 해야 한다. 본 논문에서는 단상 d-q 좌표 변환 기법을 통한 위상 동기화 기법을 적용하여 왜곡된 계통전압이 d축 전압에 야기 되는 에러 성분을 최소화 하는 보상 기법을 제안한다. 제안된 기법은 동기 d축 전압을 일정한 주기로 적분하여 에러 성분을 최소화 한 후, PI제어를 통해 d축 전압을 0으로 수렴하게 하는 기법이다. 제안된 기법은 추가적인 하드웨어를 요구하지 않는다. 본 논문의 타당성을 검증하기 위해 3[kW]급 단상 계통 연계형 전력변환기 시작품을 제작하고 실험을 통해 증명하였다.

• 한국조명전기설비학회지:조명전기설비
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• 제4권2호
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• pp.55-62
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• 1990

I본 연구에서는 마이크로프로세서에 의한 3상 전파 제어정류기의 점호각 제어회로를 설계하였다. 제어회로는 8비트 마이크로프로세서, 점호신호 발생 ROM, Presettable카운터, N분주 카운터와 PLL IC 등으로 구성되어 있다. PLL 원리를 이용하여 주파수 체배회로를 구성하였기 때문에 점호각이 넓은 범위의 전원 주파수에서 제어될 수 있고 간단한 제어알고리즘으로 인해 처리시간이 줄어들므로 빠른 응답특성을 가질 수 있었다. 본 연구에서는 기본 동작원리와 회로의 동작 특성에 대하여 설명하였고 좋은 동작 특성을 실험을 통해서 확인하였다. 이러한 동작원리는 싸이클로컨버터, 3상 교류 전압 조정기, dc 서보제어기와 다른 제어 시스템 등에도 적용이 가능할 것으로 생각된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.443-447
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• 2001

통신회로에서 많이 사용되는 PLL 방식에 의한 주파수 합성기는 여러 장점이 있지만 위상잡음 특성이 나쁘고 긴 주파수 도약 시간을 갖기 때문에, 최근의 고속(l$\mu\textrm{s}$이하)으로 주파수 호핑(Frequency Hopping)을 요구하는 디지털 통신 시스템에서는 사용이 어렵다. 본 연구는 디지털 영상 패턴 발생기에서 1600hops/s 로 600개 이상의 랜덤한 주파수를 발생하는 주파수합성기를 DDS (Direct Digital Synthesis) 방식을 이용하고, CPLD에 의해 구현하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.197-200
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• 2001

최근의 확산대역 통신 방식에 사용되는 주파수 합성기는 주파수 스위칭 시간이 중요한 요소가 되고 있다. FH-SS(Frequency Hopping Spread Spectrum) 송수신기에서 고속 주파수 합성기 설계는 채널 효율을 높이기 위해 매우 중요하다. 본 논문에서는 기존 PLL방식에 직접 접근 주파수 합성 (DDS) 방식을 응용하여 1 $\mu\textrm{s}$ 이하의 스위칭 시간을 갖는 고속 주파수 합성기를 설계하고, 이를 2.4GHz 대리의FH-SS 송수신기에 적용하여 시뮬레이션 결과 20% 이상의 채널 효율 개선 효과를 얻었다.

• 한국산학기술학회논문지
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• 제11권1호
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• pp.113-118
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• 2010

압전 변압기와 CCFL, 형광등의 전기적 등가회로에 의한 PSPICE 모델을 제시하였고, 차세대 35W급 초절전형 삼파장 T5 형광램프용 고효율 형광등 안정기를 개발하였다. 이 안정기는 역률개선회로와 인버터에 압전 변압기를 채용하여 T5 형광램프의 점등실험을 하였으며, 압전 변압기의 효율적인 구동과 정확한 주파수 공급을 위하여 PLL방식을 사용하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 추계학술대회 논문집 학회본부 A
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• pp.412-414
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• 1999

The FSK demodulation module is the circuit which detects the data being transmitted from reader by FSK method. It doesn't use the PLL, and has lower power consumption and easier integration than conventional FSK detector using the PLL. So in a smart card, it is suitable to apply. In this study, the FSK demodulation module of the low power smart card is designed and analyzed.

• 한국통신학회논문지
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• 제12권3호
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• pp.224-238
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• 1987

본 논문에서 제안된 스펙트럼 분석장치는 개루프 방식의 VCO를 모듈러 함수를 이용한 PLL 주파수 합성기로 대치시킴으로써 단일루우프의 주파수 합성기로 개개의 다른 주파수 대역 및 채널간격을 얻을 수 있었다. 스펙트럼의 추출은 자승검파방식을 이용함으로써 종래의 포락선 검파방식보다 입력감도를 개선할 수 있었고 Z80 마이크로프로세서를 이용한 제어기는 주파수 합성기를 제어하는 동시에 추출된 스펙트럼을 메모리에 저장함으로써 비주기성 신호의 분석을 가능케 하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 D
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• pp.2568-2571
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• 2002

A LCD backlight inverter control IC based on the piezoelectric transformer (PZT) for Cold Cathode Fluorescent Lamp (CCFL) lighting is proposed. It is indeed a variable frequency, variable duty (VFVD) controller having dual feedback control loops for achieving both the regulation of lamp current and the maximum efficiency. The PWM controller regulates the lamp current, while the PLL controller tunes the operating frequency to the frequency that the efficiency of the combined LC-PZT resonator becomes maximum. The mixed PLL/PWM control technique lets the backlight inverter operate at the maximum efficiency in spite of the variation of component and environment. The controller features include a protection for an open or broken lamps, and an open lamp regulation.