• 한국정보통신학회논문지
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• 제13권11호
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• pp.2378-2384
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• 2009

본 논문에서는 $1{\mu}s$이하의 아주 짧은 위상고정시간을 가지는 새로운 방식의 위상고정루프(Phase Locked Loop, PLL)를 제안하였다. 지연고정루프(Delay Locked Loop, DLL)를 사용하여 입력 주파수를 체배 시켜 위상 고정 루프가 보다 더 높은 루프 대역폭을 가지도록 하여 위상고정이 짧은 시간에 일어나도록 설계하였다. 제안한 위상고정루프는 기존의 위상고정루프와 지연고정루프, 주파수 체배기로 구성되었으며 전원전압은 1.8V를 사용했다. $0.18{\mu}m$ CMOS 공정으로 Hspice를 이용해서 시뮬레이션 했으며 채널 변환 시 위상고정 시간은 $0.9{\mu}s$이다. 입력과 출력 주파수는 각각 162.5MHz, 2.6GHz이다.

• 한국정보통신학회논문지
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• 제7권5호
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• pp.879-886
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• 2003

주파수 도약 대역확산시스템에서의 광대역 주파수 도약을 위해 주파수 합성기가 널리 이용된다. 따라서 본 논문에서는 효과적인 무선 디지털 데이터 전송 성능을 얻기 위한 FH-FSK 통신에 미치는 주파수 합성기의 영향을 분석하였다. 이를 위해 PLL의 성능을 좌우하는 위상 변화, 스퓨리어스의 발생, PLL의 과도응답 특성에 의해 영향을 받는 주파수 도약율 등 여러 가지 파라미터들에 따른 성능을 분석하였다. 전형적인 PLL을 사용한 주파수 도약 시스템에서는 주파수 도약을 위한 반송파 신호를 국부 발진기에서 만들어낸다. 반송파 간격이 협대역인 협대역 무선 통신 시스템일 경우에는 빠른 주파수 도약을 위한 PLL의 구현이 어렵다. 본 논문에서는 이런 문제점을 해결하기 위해 디지털 주파수 합성기/CPM 변조기를 사용하여 빠른 주파수 도약을 위한 PLL 구현이 가능함을 Matlab tool를 사용한 시뮬레이션 결과를 통해 분석할 수 있었다.

• 전력전자학회논문지
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• 제14권2호
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• pp.112-119
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• 2009

본 논문은 홀센서를 사용하는 고속 소형 BLDCM의 속도제어를 위해 PLL 방식을 적용하였다. 제안된 방식은 기준펄스 신호와 홀센서 신호와의 위상차를 이용하는 PLL 기반의 속도제어 기법으로, 별도의 속도 계산이 요구되지 않고, 지령전류는 직접 두 신호의 위상차에 의해 결정된다. 전류 지령은 두 펄스 신호의 위상차에 따라서, 전동기의 속도를 일정하게 유지하기 위하여 변화된다. 제안된 방식은 매우 간단하지만 효과적인 속도 제어를 구현할 수 있다. 또한, 부드러운 토크를 발생하기 위하여 지령 전류는 가속 및 감속 패턴을 따라 변동하도록 설계되었다. 제안된 방식은 50W, 40,000[rpm]급의 소형 고속 BLDCM에 적용하여 실험하였다.

• International Journal of Ocean System Engineering
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• 제1권4호
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• pp.205-210
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• 2011

High data-rate underwater communications is demanded. This demand imposes stringent requirements on underwater communication equipment of phase-locked-loop (PLL). Phase noise in PLL is unwanted and unavoidable. In this paper, we investigate the PLL phase noise effect on high order QAM for underwater communication systems. The phase noise model using power spectral density is adopted for performance evaluation. The phase noise components considered in PLL are reference oscillator, voltage controlled oscillator (VCO), filter and divider. The filters in PLL noise are assumed to be second order active and passive low pass filters. Through simulation, we analyze the phase noise characteristics of the four components and then investigate the performance improvement factor of each component. Consequently, we derive specifications of VCO, phase detector, divider to meet performance requirement of high data-rate communication using QAM under phase noise influence.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.283-286
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• 2003

본 논문에서는 수중 초음파 통신용 QPSK 버스트 수신기의 구현에 대해서 논한다. 구현된 시스템은 반송주파수 25kHz를 사용하고, 심벌율은 5kHz이며, 송신에서 D/A변환을 위해 200kHz로 샘플링하고, 수신기에서는 A/D변환을 위해 100kHz를 사용한다. 구현된 수신기에서는 32심벌 길이의 preamble을 이용하여 프레임 동기를 찾음과 동시에 개략적인 심벌시간 동기와 위상편이를 추정한다. 추정한 위상편이간은 2차 PLL(phase-looked loop)의 초기값으로 사용한다. 실해역 전송 시험 데이터를 통하여 조류의 변화에 의해 발생하는 Doppler 편이를 보상하기 위하여 PLL이 필수적으로 필요함을 보인다.

• 전력전자학회논문지
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• 제13권6호
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• pp.447-452
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• 2008

본 논문은 단상 그리드전압의 동기화에 가장 적합한 곱형 PLL 시스템을 설계한다. 소신호 해석방법으로 PLL 시스템을 모델링하고, 동기 과도 응답특성뿐만 아니라 동기신호의 왜곡을 고려하여 저역필터의 차단주파수 및 이득의 최적 값을 유도한다. 설계의 성능을 검증하기 위하여, 시뮬레이션 및 실험결과로 차단주파수 및 이득의 변화에 동기신호의 과도응답과 리플성분을 관찰한다.

• 한국전자파학회논문지
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• 제15권6호
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• pp.599-607
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• 2004

이 논문은 PLL주파수 합성기의 루프 대역폭보다 높은 주파수에서 낮은 주파수까지 변화하는 신호에 대한 주파수 변조가 일정한 최대 주파수 편이를 갖도록 하는 단순하면서도 저가의 새로운 주파수 변조회로를 소개하였다. 이 주파수 변조회로는 PLL 안에서의 주파수에 따른 루프 필터의 궤환량을 보상하도록 설계되었고 최대주파수 편이값 조절과 루프와의 상호 간섭을 제거할 수 있도록 설계되었다. 또한 기존의 스펙트럼 분석기로 $\Delta$f(최대 주파수 편이)또는 $\beta$(변조 지수)를 측정하는 방법은 협대역 주파수 변조에서만 유용하여 광대역 주파수에서 측정할 수 있도록 새로운 측정방법을 제안하고 변조 신호 발생기를 이용하여 정확성을 확인하였다. 이런 한 방법으로 설계하여 제작한 회로를 측정하여 기대한 일정한 최대 주파수 편이를 가지는 것을 확인하였다.

• 대한전자공학회논문지
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• 제12권3호
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• pp.20-25
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• 1975

추상고정 loop (PLL)를 사용하여 안정화시킨 징파 발진기를 개발하였다. 체내제작이라는 관점에서 특수 기봉가공을 한 특수자재 cavity를 사용한 자파수 안정화보다 PLL방법을 채택하였다. 입력 주파수가 다른 두 신호과 위상을 직접 비교할 수 있는 위상검파기로서 sampler와 저주파 filter를 사용할 수 있음을 보였으며, 이 목적에 맞는 약 4 GHz 대까지 sample 할 수 있는 sampler를 개발하였다. 2.16 GHz 대에서 출력이 120mW 이상인 징파발진기를 VCO로 사용하고, 110MHz대에서 발진하는 수품판 발진기를 기준발진기로서 사용한 PLL system으로 약 10-6 정도의 주파수 안정도를 얻을 수 있었다. 발진기 system의 capturing range는 search oscillator를 사용함으로써 lock-in-range인 10MHz대를 얻을 수 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.2
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• pp.1188-1191
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• 2003

In this paper, we focus our attention on the improvement of locking time and jitter parameter and propose the new structure of PLL which combined with the FVC, FOVI Matcher(FVC-Output and VCO-input Matching Circuit), Control Circuit and the conventional charge pump PLL. Using fast operation characteristics of the FVC, the circuit matching FVC-Output and VCO-input (FOVI Matcher) made to synchronize very fast. Fast locking time is usually required for application where the PLL has to settle rapidly if they switch from an idle mode to a normal mode and to track high-frequency data bit rate in data recovery systems. After a fast acqusition is achieved by the using the FVC, the conventional PLL operates for removing the phase error between the reference signal and the feedback signal. Therefore this structure can improve the trade-off between acquisition behavior and locked behavior.

• 전자공학회논문지SC
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• 제42권6호
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• pp.23-36
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• 2005

PLL은 통신을 포함한 여러 분야에서 광범위 하게 사용된다. 본 논문에서는 향상된 부스큐 지연 방식을 이용한 고속 VCO와 이를 이용한 PLL을 제안하였다. 제안한 VCO와 PLL은 0.18um CMOS 공정을 기본으로 하여 1.8V의 전원전압에서 동작 하도록 설계되었다. 제안한 VCO는 서브 피드백 루프를 패스 트랜지스터로 설계 하였으며, 이 패스 트랜지스터는 NMOS PMOS가 사용되어서 주파수 이득이 반대인 2개의 주파수 제어전압이 필요하게 되며, 이로 인해 우수한 잡음 성능을 가지게 된다. 또한, 이 서브 피드백 루프와 부 스큐 지연방식은 보다 높은 주파수를 생성하게 된다. 실제 제안한 회로의 검증을 위하여 7단의 링 구성의 VCO를 설계하였으며, 설계된 VCO는 $3.2GHz\~6.3GHz$로 동작하며, 1MHz 오프셋 주파수에서 -128.8dBc/Hz의 위상잡음성능을 가짐을 검증 하였다. 이때의 전원 전압은 1.8V이며 VCO의 소비 전류는 3.8mA이다. 그리고 제안한 VCO를 이용하여 설계된 이중 루프 필터 구조의 PLL이 5GHz 대역에서 안정적으로 동작함을 검증하였다. 따라서, 제안한 VCO가 고주파 대역읜 통신기기에서 LC 공진회로를 대체 할 수 있음을 보였다. 본 논문에서 제안한 회로는 0.18um TSMC 라이브러리를 기본으로 하여 설계 하였다.