• 한국신뢰성학회지:신뢰성응용연구
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• 제10권1호
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• pp.65-71
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• 2010

NAND-type SONOS with a separated double-gate FinFET structure (SDF-Fin SONOS) flash memory devices are proposed to reduce the unit cell size of the memory device and increase the memory density in comparison with conventional non volatile memory devices. The proposed memory device consists of a pair of control gates separated along the direction of the Fin width. There are two unique alternative technologies in this study. One is a channel doping method and the other is an oxide thickness variation method, which are used to operate the SDF-Fin SONOS memory device as two-bit. The fabrication processes and the device characteristics are simulated by using technology comuter-adided(TCAD). The simulation results indicate that the charge trap probability depends on the different channel doping concentration and the tunneling oxide thickness. The proposed SDG-Fin SONOS memory devices hold promise for potential application.

• ETRI Journal
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• 제36권5호
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• pp.876-879
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• 2014

In current NAND flash design, one of the most challenging issues is reducing peak current consumption (peak ICC), as it leads to peak power drop, which can cause malfunctions in NAND flash memory. This paper presents an efficient approach for reducing the peak ICC of the cache program in NAND flash memory - namely, a program Cache Busy Time (tPCBSY) control method. The proposed tPCBSY control method is based on the interesting observation that the array program current (ICC2) is mainly decided by the bit-line bias condition. In the proposed approach, when peak ICC2 becomes larger than a threshold value, which is determined by a cache loop number, cache data cannot be loaded to the cache buffer (CB). On the other hand, when peak ICC2 is smaller than the threshold level, cache data can be loaded to the CB. As a result, the peak ICC of the cache program is reduced by 32% at the least significant bit page and by 15% at the most significant bit page. In addition, the program throughput reaches 20 MB/s in multiplane cache program operation, without restrictions caused by a drop in peak power due to cache program operations in a solid-state drive.

• 사물인터넷융복합논문지
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• 제7권4호
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• pp.9-14
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• 2021

고신뢰성을 요구하는 컴퓨팅 시스템에서 저장장치의 수명예측방법은 데이터 보호뿐만 아니라 활용성을 극대화 할 수 있기 때문에 시스템 관리하기 위한 중요한 요소 중 한 가지이다. 최근 여러 저장시스템에서 저장장치로 사용되고 있는 SSD(Solid State Drive)의 수명은 이를 구성하고 있는 낸드 플래시 메모리의 수명이 실질적인 수명과 연결된다. 따라서 SSD를 이용하여 구성한 저장시스템에서는 낸드 플래시 메모리의 수명을 정확하고 효율적으로 예측하는 방법이 필요하다. 본 논문에서는 낸드 플래시 메모리 불량 발생빈도를 이용하여 플래시 메모리 기반 저장장치의 수명 예측을 최적화할수 있는 방법을 제안한다. 이를 위해 DWPD(Drive Writes Per Day) 단위로 데이터를 처리할 때 발생하는 불량 발생빈도를 수집하기 위한 비용 매트릭스(Cost Metrix)를 설계한다. 그리고 경사하강법(Gradient Descent)을 이용하여 수명의 마감이 발생하는 경사도까지 남은 비용을 예측하는 방법을 제안한다. 마지막으로 시뮬레이션을 통해 임의의 불량이 발생했을 때 제안하는 방법을 통한 수명예측의 우수성을 증명했다.

• 대한전자공학회논문지
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• 제21권4호
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• pp.13-16
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• 1984

본 논문에서는 NAND 또는 NOR 게이트와 같은 기본 셀로 구성되는 1차원 MOS LSI의 칩 면적을 최소화하기 위한 레이아웃 알고리즘을 제안하고 있다. 배열하고자 하는 MOS 게이트들의 최좌측단과 최우측단에 입·출력 신호선을 표시하는 가상 게이트를 각각 설정하여 각 게이트 통과선 수를 최소화함으로써 수평 트랙 수를 최소로 하는 휴리스틱 알고리즘을 제안하고 실제의 논리회로를 택하여 프로그램 실험을 행함으로써 본 논문에서 제안한 알고리즘이 유용함을 보였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.147-155
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• 2017

A new endurance test-pattern generation on NAND-flash memory is proposed to improve test cost. We mainly focus on the correlation between the data-pattern and the device error-rate during endurance testing. The novelty is the development of testing method using quasi-random pattern based on device architectures in order to increase the test efficiency during time-consuming endurance testing. It has been proven by the experiments using the commercial 32 nm NAND flash-memory. Using the proposed method, the error-rate increases up to 18.6% compared to that of the conventional method which uses pseudo-random pattern. Endurance testing time using the proposed quasi-random pattern is faster than that of using the conventional pseudo-random pattern since it is possible to reach the target error rate quickly using the proposed one. Accordingly, the proposed method provides more low-cost testing solutions compared to the previous pseudo-random testing patterns.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제8권10호
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• pp.245-250
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• 2019

모바일 분야의 발전으로 인해 낸드 플래시 메모리의 사용이 급증하였다. 그러나 낸드 플래시 메모리는 수명에 제한이 있어서 수명을 예측하기 위한 연구가 진행되고 있다. 낸드 플래시 메모리의 수명에 큰 영향을 주는 요소 중 하나가 워크로드인데, 모바일 환경에서의 워크로드 분석 연구는 미비하다. 이에 본 논문에서는 안드로이드 기반의 스마트폰을 사용하면서 발생하는 트레이스를 수집하고, 모바일 환경에서의 워크로드 분포를 분석하였다. 수집한 트레이스는 hotness 그룹을 3개로 분류할 수 있다. 또한 트레이스의 분포는 무거운 꼬리를 가지는 형태이다. 본 논문은 이를 Pareto, Lognormal, Weibull 분포에 피팅하였고, 그 결과 Pareto 분포에 가장 가까운 것을 확인하였다.

• 반도체디스플레이기술학회지
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• 제21권2호
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• pp.74-84
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• 2022

As the semiconductor industry develops, the difficulty of newly required process technology becomes difficult, and the importance of production yield and product reliability increases. As an effort to minimize yield loss in the manufacturing process, interests in the process defect process for facility diagnosis and defect identification are continuously increasing. This research observed the plasma condition changes in the multi oxide/nitride layer deposition (MOLD) process, which is one of the 3D-NAND manufacturing processes through optical emission spectroscopy (OES) and monitored the result of whether the change in plasma characteristics generated in repeated deposition of oxide film and nitride film could directly affect the film. Based on these results, it was confirmed that if a change over a certain period occurs, a change in the plasma characteristics was detected. The change may affect the quality of oxide film, such as the film thickness as well as the interfacial surface roughness when the oxide and nitride thin film deposited by plasma enhenced chemical vapor deposition (PECVD) method.

• 한국정보과학회논문지:시스템및이론
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• 제32권4호
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• pp.177-185
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• 2005

최근 휴대용 정보기기의 사용이 급증함에 따라 NAND형 플래시메모리를 시스템의 보조기억장치로 사용하는 사례가 급증하고 있다. 하지만, 전통적인 보조기억장치인 하드디스크에 비해 NAND형 플래시메모리는 단위 공간당 비용이 수십배 가량 높아 저장 공간의 효율적인 관리가 필요하다 저장 공간을 효율적으로 사용하게 하는 대표적인 방법으로 데이타 압축 기법이 있다. 하지만, NAND형 플래시메모리에서는 압축 기법의 적용이 쉽지 않다. 이는 NAND형 플래시메모리가 페이지 단위 입출력만을 지원하여 압축 데이타가 플래시 페이지보다 작은 경우 내부 단편화 현상을 발생시켜 압축의 이득을 심각하게 감쇄시키기 때문이다. 이러한 문제를 해결하기 위해 본 논문에서는 작은 크기의 압축 데이타를 쓰기 버퍼를 통해 그룹화한 후 하나의 플래시 페이지에 저장하는 플래시 압축 계충을 설계하고 성능을 평가한다. 성능평가 결과 제안하는 플래시 압축 계층은 플래시메모리의 저장 공간을 $40\%$ 이상 확장하며 쓰기 대역폭을 크게 개선함을 확인할 수 있었다.

• 전자공학회논문지SC
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• 제47권2호
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• pp.25-34
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• 2010

본 논문에서는 주파수 배가 방법을 사용한 초고속 전압 제어 링 발진기를 제안하였다. 제안한 전압 제어 발진기는 TSMC 0.18um 1.8V CMOS 공정을 사용하여 설계하였다. 제안한 주파수 배가 방법은 한 주기 안에서 $90^{\circ}$의 위상차를 가지는 4개의 신호를 AND-OR 연산하여 기본 신호의 두 배 주파수를 가지는 신호를 얻어내는 방법이다. 제안한 발진기는 차동 4단 링 발진기와 NAND 게이트를 사용하여 구성하였다. 전압 제어 링 발진기는 완전 차동 형태로 설계하여 정확하게 $90^{\circ}$의 위상차를 가지는 4개의 신호를 얻을 수 있었으며 공통 모드 잡음에 대해 우수한 잡음 성능을 가지게 되었다. 주파수 배가회로는 AND나 OR 게이트에 비해 집적도가 뛰어난 NAND 게이트를 사용하여 AND-OR 연산을 구현하였다. 설계된 전압 제어 링 발진기는 컨트롤 전압에 따라 3.72GHz에서 8GHz의 출력 주파수를 가지며 4GHz에서 4.7mW의 소비 전력과 1MHz 오프셋 주파수에서 -86.79dBc/Hz의 위상잡음 성능을 가짐을 검증하였다. 기존의 고속 전압 제어 링 발진기와의 비교에서도 모든 면에서 가장 뛰어난 성능을 보였고 저렴한 고속 주파수 합성기와 위상 고정 루프 등에 응용될 수 있음을 보였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2009년도 추계학술발표대회
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• pp.77-78
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• 2009

In this paper, we study a pattern-aware write cache policy using a NAND flash memory in disk-based mobile storage systems. Our work is designed to face a mix of a number of sequential accesses and fewer non-sequential ones in mobile storage systems by redirecting the latter to a NAND flash memory and the former to a disk. Experimental results show that our policy improves the overall I/O performance by reducing the overhead significantly from a non-volatile cache over a traditional one.