• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.414-420
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• 2005

The ShortStack Micro Server enables any product that contains a microcontroller or microprocessor to quickly and inexpensively become a networked, Internet-accessible device. The ShortStack Micro Server provides a simple way to add LonWorks networking to new or existing smart devices. . It implements the LonTalk protocol and provides the physical interface with the LonWorks communication. The ShortStack host processor can be an 8, 16, or 32-bit microprocessor or microcontrollers. The ShortStack API and driver typically require about 4kbytes of program memory on the host processor and less than 200 bytes of RAM. The interface between host processor and the ShortStack Micro Server may be a Serial Communication Interface (SCI). The LonWorks control module with a high performance is developed, which is composed of the 8 bit PIC Microprocessor for host processor and the smart neuron chip for the ShortStack Micro Server. This intelligent control board is verified as proceeding the various function tests from experimental system with an boost pump and inverter driving systems. It is also confirmed that the developed control module provides stably 0-10VDC linear signal to the input signal of inverter driving system for varying the induction motor speed. Thus, the experimental results show that the fabricating intelligent board carried out very well the various functions in the wide operating ranges of boost pump system. This developed control module expect to apply to industrial fields to require the comparatively exact control and monitoring such as multi-motor driving system with inverter, variable air volume system and the boost pump water supply systems.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.28-35
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• 2007

SRAM의 전체적인 성능은 공급 전원전압에 크게 영향을 받는다. 본 논문에서는 1-V 이하의 저전압 동작시 주요 이슈가 되는 SRAM 셀의 SNM(Static Noise Margin)과 셀 전류의 크기를 개선하기 위하여 이중 승압 셀 바이어스 기법을 이용한 SRAM 설계기법에 대해 기술하였다. 제안한 설계기법은 읽기 및 쓰기동작시 선택된 SRAM 셀의 워드라인과 load PMOS 트랜지스터의 소스에 연결된 셀 공급전원을 서로 다른 레벨로 동시에 승압함으로써 SRAM 셀의 SNM과 셀 전류를 증가시킨다. 이는 셀 면적의 증가 없이 충분한 SNM을 확보할 수 있으며, 아울러 증가된 셀 전류에 의해 동작속도가 개선되는 장점이 있다. $0.18-{\mu}m$ CMOS 공정을 적용한 0.8-V, 32K-byte SRAM macro 설계를 통해 제안한 설계기법을 검증하였고, 시뮬레이션 결과 0.8-V 공급전원에서 종래의 셀 바이어스 기법 대비 135 %의 SNM 향상과 아울러 동작속도는 31 % 개선되었으며, 이로인한 32K-byte SRAM은 23 ns의 access time, $125\;{\mu}W/Hz$의 전력소모 특성을 보였다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.77-83
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• 2004

VLSI 시스템에서 전력 소모를 줄이기 위해서는 메가블록이 동작하지 않는 동안 전원을 차단하여 누설 전류를 억제하는 방법이 효과적이다. 최근 들어 다중 문턱 전압 CMOS를 사용하여 전원을 차단하는 방법이 널리 연구되고 있으나, 동작 주파수가 증가함에 파라 전원 복귀에 필요한 시간이 짧아지게 되고, 짧은 시간에 전원이 복귀되면서 전원선에 대량의 전류가 순간적으로 흐르게 된다. 이에 따라 매우 큰 전원 잡음이 생겨서 전원 전압이 안정적이지 못하고 흔들리게 되며 이는 많은 경우 시스템의 오동작을 초래하게 된다. 본 논문에서는 이러한 문제점을 해결하기 위하여 새로운 전원 복귀 기법을 제안한다. 제안하는 기법은 메가블록의 전원이 차단되었다가 다시 복귀할 때 한꺼번에 전원을 켜는 것이 아니라 파이프라인 방식으로 몇 단계로 나누어 전원을 켬으로서 전원선에 흐르는 최대 전류 및 이에 따른 전원 잡음을 크게 억제한다. 제안하는 파이프라인 전원 복귀 기법을 검증하기 위해서 컴팩트 플래시 메모리 제어기 칩에 본 기법을 적용하여 곱셈기 블록의 전원을 차단하고 복귀할 때의 전원 잡음을 모의실험하고 분석하였다. 모의실험 결과, 제안하는 기법은 기존의 전원 차단 기법에 비해 전원 잡음을 매우크게 줄일 수 있음을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.375-378
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• 2013

본 논문에서는 EEPROM이나 MTP 등의 NVM 메모리 IP 설계에 필요로 하는 PVT(Process-Voltage-Temperature) 변동에 둔감한 기준전압(Reference Voltage) 회로를 설계하였다. 매그나칩반도체 $0.18{\mu}m$ EEPROM 공정을 이용하여 설계된 BGR(Bandgap Reference Voltage) 회로는 wide swing을 갖는 캐스코드 전류거울 (cascode current-mirror) 형태의 저전압 밴드갭 기준전압발생기 회로를 사용하였으며, PVT 변동에 둔감한 기준전압 특성을 보이고 있다. 최소 동작 전압은 1.43V이고 VDD 변동에 대한 VREF 민감도(sensitivity)는 0.064mV/V이다. 그리고 온도 변동에 대한 VREF 민감도는 $20.5ppm/^{\circ}C$이다. 측정된 VREF 전압은 평균 전압이 1.181V이고 $3{\sigma}$는 71.7mV이다.

• International Journal of Computer Science & Network Security
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• 제23권10호
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• pp.147-156
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• 2023

Electronic voting machines (EVMs) are replacing research ballots due to the errors involved in the manual counting process and the lengthy time required to count the votes. Even though these digital recording electronic systems are advancements, they are vulnerable to tampering and electoral fraud. The suspected vulnerabilities in EVMs are the possibility of tampering with the EVM's memory chip or replacing it with a fake one, their simplicity, which allows them to be tampered with without requiring much skill, and the possibility of double voting. The vote data is shared among all network devices, and peer-to-peer verification is performed to ensure the vote data's authenticity. To successfully tamper with the system, all of the data stored in the nodes must be changed. This improves the proposed system's efficiency and dependability. Elections and voting are fundamental components of a democratic system. Various attempts have been made to make modern elections more flexible by utilizing digital technologies. The fundamental characteristics of free and fair elections are intractability, immutability, transparency, and the privacy of the actors involved. This corresponds to a few of the many characteristics of blockchain-like decentralized ownership, such as chain immutability, anonymity, and distributed ledger. This working research attempts to conduct a comparative analysis of various blockchain technologies in development and propose a 'Blockchain-based Electronic Voting System' solution by weighing these technologies based on the need for the proposed solution. The primary goal of this research is to present a robust blockchain-based election mechanism that is not only reliable but also adaptable to current needs.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 전자공학회논문지
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• 제51권10호
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• pp.96-106
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• 2014

기존 학계의 FPGA 툴 연구는 단순한 가상 아키텍처 모델 가정에 의존해 왔다. 이러한 제약을 극복하기 위한 첫걸음으로 분석적 배치 및 배치 적법화의 기본 알고리즘들을 상용 FPGA의 아키텍처에 적용하는 실제 상황에서 발생되는 이슈들을 도출하여 대안을 제시한 후 그 효과를 평가하였다. 먼저, 코어 사용률이 낮은 FPGA에서 배치된 셀들의 무게 중심이 칩 중심에서 벗어나는 현상이 발생할 수 있는데 이 변위를 최소화하는 함수를 분석적 배치의 목적 함수에 추가하였다. 또한 배치 밀도 평가의 정확도를 높이기 위해 셀 종류별로 별도의 밀도 행렬을 사용하는 다층 분석, 그리고 자원이 매우 한정된 블록의 조기 고정 방안을 제안하였다. 그밖에, 슬라이스 내에서 두 개의 플립플롭이 제어 핀들을 공유하기 때문에 발생하는 호환성 문제를 개선하기 위한 플립플롭 사전 패킹도 제안하였다. 제안된 기법은 상용 FPGA 아키텍처를 정확하게 모델링하고 수정 개선할 수 있는 K-FPGA 패브릭 평가 툴킷을 근간으로 구현되었으며 12개의 실용 예제에 적용하여 기존 방식에 비해 평균적으로 배선길이 22%, 슬라이스 사용량 5%를 감축하는 효과를 확인하였다. 본 연구는 신규 FPGA 아키텍처 개발을 위한 최적화 CAD 툴 개발 연구의 기초가 될 것으로 기대한다.

• 전자공학회논문지
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• 제53권11호
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• pp.32-40
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• 2016

센서네트워크 센서노드의 위치정보는 기본적으로 센싱 데이터가 얻어진 위치를 알려주는 목적으로 사용되며 Context 기반 고차원 서비스를 제공하기 위한 가장 중요한 정보중 하나이다. 센서네트워크상에서 위치인식을 위해 다양한 방법들이 연구되고 제안되어 왔으며, 이러한 방법 중에 IEEE 802.15.4 센서네트워크의 물리 계층과 매체 접근 계층을 이용한 위치인식 방법에 관한 연구방법이 크게 대두되고 있다. IEEE 802.15.4 프로토콜은 장치간의 저가격, 저속의 무선 통신을 지향하기 때문에 구현에 있어서 고도화된 최적화가 중요한 요구사항이라 할 수 있다. 하지만 수신 신호의 세기를 가지고 센서 노드들의 위치를 계산하는 방법은 최적화 문제의 해를 구하기 위한 과정이기 때문에 많은 연산 량이 필요로 하게 되고, IEEE802.15.4를 지원하는 System-On-a-Chip (SoC)의 경우 8비트 마이크로 컨트롤러기반으로 설계되어 있다는 점을 고려하면, IEEE802.15.4 기반의 위치 인식 서비스를 위해서는 하드웨어에 기반을 둔 위치 인식 엔진의 필요성이 무엇보다 중요하다. 본 논문은 IEEE 802.15.4 물리계층에 기반을 둔 가중치 기반의 최대우도방법 위치인식기 하드웨어 구현에 관해 제안하고자 한다. 테스트 베드를 이용한 필드테스트 결과 제안하는 하드웨어 기반 가중치 방식의 위치 인식방법은 정확도에서 10% 정도의 개선과 함께 내장 마이크로 컨트롤러의 연산량 및 메모리 액세스를 30% 정도 감소시켜 시스템 전원소모를 줄일 수 있는 결과를 얻을 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제31권5_6호
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• pp.371-378
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• 2004

본 논문에서는 고성능 PC 클러스터 시스템을 위한 사용자 수준 인터페이스인 Virtual Interface Architecture(VIA)를 기가비트 이더넷을 기반으로 하여 하드웨어로 구현하였다. 기가비트 이더넷 상의 하드웨어 VIA (HVIA-GE)는 PCI 33MHz/32bit 버스 기반으로 하고, 물리적인 네트워크로는 고성능 클러스터 시스템 구축을 위해 기가비트 이더넷을 채용하였으며, FPGA를 사용하여 VIA 프로토콜 엔진을 구현하였다. 주소변환 및 Doorbell 메커니즘을 커널의 간섭 없이 하드웨어로 처리하도록 하였으며, 특히 효율적인 주소변환을 위해 ATT를 HVIA-GE 카드상의 SDRAM에 저장하고 VIA 프로토콜 엔진에서 직접 처리하도록 개발하였다. 이러한 구현의 결과로 송수신시에 발생하는 통신 오버헤드를 대폭 줄이게 되었으며, 최소 11.9${\mu}\textrm{s}$의 지연 시간, 최대 93.7MB/s의 대역폭을 얻을 수 있었다 HVIA-GE는 최소 지연시간에 있어서 기가비트 이더넷 상에서 VIA의 소프트웨어 구현 방식인 M-VIA에 비해 약 4.8배, 기가비트 이더넷상에서의 TCP/IP에 비해 약 9.9배 빠른 결과를 나타내었다. 또한, 최대 대역폭에 있어서는 M-VIA에 비해 약 50.4%, TCP/IP에 비해 약 65%의 성능향상을 가져왔다.

• 방송공학회논문지
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• 제25권2호
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• pp.200-207
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• 2020

CNN 기반 인공신경망은 영상 분류, 객체 인식, 화질 개선 등 다양한 분야에서 뛰어난 성능을 보이고 있다. 그러나, 많은 응용에서 딥러닝(Deep Learning) 모델의 복잡도 및 연산량이 방대해짐에 따라 IoT 기기 및 모바일 환경에 적용하기에는 제한이 따른다. 따라서 기존 딥러닝 모델의 성능을 유지하면서 모델 크기를 줄이는 인공신경망 압축 기법이 연구되고 있다. 본 논문에서는 인공신경망 압축기법을 통하여 원본 CNN 모델을 압축하고, 압축된 모델을 임베디드 시스템 환경에서 그 성능을 검증한다. 성능 검증을 위해 인공지능 지원 맞춤형 칩인 QCS605를 내장한 임베디드 보드에서 카메라로 입력한 영상에 대해서 원 CNN 모델과 압축 CNN 모델의 분류성능과 추론시간을 비교 분석한다. 본 논문에서는 이미지 분류 CNN 모델인 MobileNetV2, ResNet50 및 VGG-16에 가지치기(pruning) 및 행렬분해의 인공신경망 압축 기법을 적용하였고, 실험결과에서 압축된 모델이 원본 모델 분류 성능 대비 2% 미만의 손실에서 모델의 크기를 1.3 ~ 11.2배로 압축했을 뿐만 아니라 보드에서 추론시간과 메모리 소모량을 각각 1.2 ~ 2.1배, 1.2 ~ 3.8배 감소함을 확인했다.