• 한국정보과학회논문지:시스템및이론
• /
• 제32권11_12호
• /
• pp.587-597
• /
• 2005

최근 플래시메모리에 기반한 내장형 컴퓨터시스템의 사용이 급증하고 있다. 이러한 내장형시스템은 일반적으로 빠른 부팅시간을 제공해야 한다 하지만 부팅과정에서 플래시메모리용 파일시스템을 초기화하는 마운팅 시간이 플래시메모리의 크기에 따라 1-25초가량 소요된다. 현재 플래시메모리 단일 칩의 용량은 매년 2배씩 증가하는 추세에 있기 때문에 플래시메모리용 파일시스템을 마운트하는 시간이 내장형 시스템의 부팅시간을 지연시키는 중요한 요인이 될 것이다. 본 논문에서는 플래시메모리용 파일시스템의 메타데이타를 언마운팅 시점에 플래시메모리에 기록하고 이후에 마운팅하는 시점에 빠르게 읽어 들임으로써 마운팅 시간을 크게 단축하는 메타데이타 스냅샷 기법들을 NOR형과 NAND형 플래시메모리의 특성에 맞춰 설계한다. 파일시스템이 정상적으로 언마운트되지 않은 경우에는 이를 자동으로 인식하고 빠르게 에러를 복구할 수 있는 새로운 기법들을 사용한다. 성능평가를 통해서 제안하는 기법들은 대표적인 플래시메모리용 파일시스템인 JFFS2와 비교하여 마운팅 시간을 100배가량 단축시킴을 보인다.

• 한국통신학회논문지
• /
• 제13권2호
• /
• pp.107-119
• /
• 1988

본 논문은 WDF(Wave Digital Filter)를 이용한 8-채널 필터뱅크를 구성하는 새로운 방법에 대하여 연구한 논문이다. 지로WDF(Branching WDF)의 상보성(Complementary)을 이용하여 필터뱅크를 구성하는 방법은 일반적인 재래식 방법보다 소요필터 수를 줄일 수 있으며 DSP 칩(Digital Signal Processor Chip) 구성시 많은 기억소자(Memory)수를 줄일 수 있다. 본 논문에서 제안된 8-채널 필터뱅크의 구성방법은 기존의 논문보다 필터 수를 줄일 수 있었으며, 제안된 방법의 타당성 조사를 위하여 컴퓨터 시뮬레이션한 결과 동작이 양호함을 확인하였다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2002년도 ITC-CSCC -2
• /
• pp.1308-1311
• /
• 2002

We present a low-power MPEG-4 video codec chip capable of delivering high-quality video data in wireless multimedia applications. The discussion will focus on the architectural design techniques for implementing a high-performance video compression/decompression chip at low power architectures. The proposed MPEG-4 video codec can perform 30 frames/s of QCIF or 7.5 frame/s of CIF at 27MHz for 128k∼144kbps. By introducing the efficiently optimized Frame Memory Interface architecture, low power motion estimation and embedded ARM microprocessor and AMBA interface, the proposed MPEG-4 video codec has low power consumption for wireless multimedia applications such as IMT-2000.

• 대한전자공학회논문지SD
• /
• 제47권3호
• /
• pp.7-17
• /
• 2010

본 논문은 4-트랜지스터 래치 셀을 이용한 저전력향 신개념의 SRAM을 제안한다. 4-트랜지스터 메모리 셀은 종래의 6-트랜지스터 SRAM 셀에서 access 트랜지스터를 제거한 형태로, PMOS 트랜지스터의 소스는 비트라인 쌍에 연결되고 NMOS 트랜지스터의 소스는 두개의 워드라인에 각각 연결된다. 동작시 워드라인에 일정크기의 전압을 인가할 때 비트라인에 흐르는 전류를 감지하여 읽기동작을 수행하고, 비트라인 쌍에 전압차이를 두고 워드라인에 일정크기의 전압을 인가하여 쓰기동작을 수행한다. 이는 공급전압 보다 낮은 소신호 전압으로 워드라인과 비트라인을 구동하여 메모리 셀의 데이터를 저장하고 읽어낼 수 있어서 동작 소비전력이 적다. 아울러 셀 누셀전류 경로의 감소로 인해 대기 소모전력 또한 개선되는 장점이 있다. 0.18-${\mu}m$ CMOS 공정으로 1.8-V, 16-kbit SRAM test chip을 제작하여 제안한 회로기술을 검증하였고, 칩 면적은 $0.2156\;mm^2$이며 access 속도는 17.5 ns 이다. 동일한 환경에서 구현한 종래의 6-트랜지스터 SRAM과 비교하여 읽기동작시 30% 쓰기동작시 42% 동작소비전력이 적고, 대기전력 또한 64% 적게 소비함을 관찰하였다.

• 한국정보통신학회논문지
• /
• 제10권1호
• /
• pp.148-155
• /
• 2006

멀티미디어를 주요 처리 대상으로 하는 포터블 임베디드 시스템은 데이터에 대한 빈번한 메모리 접근으로 인하여 처리 속도가 저하되는 문제점에 직면하고 있으며, 이를 해결하기 위하여 임베디드 프로세서 설계 과정에서 데이터 선인출 기법을 채택하고 있다. 이 논문에서는 임베디드 시스템의 주요 성능 척도인 전력 소모 측면에서 데이터선인출이 시스템의 성능에 미치는 영향을 분석하였다. 이를 위하여 데이터 선인출 기법이 추가된 메모리 시스템의 전력 분석 모델을 제안하고, 응용 프로그램 수행에 소모되는 전력을 모의 측정하였다. 실험 결과, 데이터 선인출은 응용 프로그램의 처리 시간을 단축하는 반면 전력 소모를 크게 증가시키는 것을 확인하였다. 더불어 데이터 선인출을 채용한 임베디드 시스템에 대하여 처리 속도와 전력 소모를 함께 고려하는 성능 분석 모델을 제안하였다.

• 정보보호학회논문지
• /
• 제33권3호
• /
• pp.427-435
• /
• 2023

카디널리티 추정은 실생활의 많은 곳에서 사용되며, 큰 범위의 데이터를 처리하는 데 근본적 문제이다. 인터넷이 빅데이터의 시대로 넘어가며 데이터의 크기는 점점 커지고 있지만, 작은 온칩 캐시 메모리만을 이용하여 카디널리티 추정이 이뤄진다. 메모리를 효율적으로 사용하기 위해서, 지금까지 많은 방법이 제안되었다. 그러나, 이러한 알고리즘에서는 estimator 간의 노이즈 발생으로 인해 정확도가 떨어지는 일이 발생한다. 이 논문에서는 노이즈를 최소화하는데 중점을 뒀다. 우리는 여러 개의 데이터 구조를 제안하여 각 estimator가 데이터 구조 수만큼의 추정값을 가지고, 이 중 가장 작은 값을 선택하여 노이즈를 최소화한다. 실험을 통해 이 방법이 이전의 가장 좋은 방법과 비교했을 때, 플로우당 1 bit와 같은 작은 메모리를 사용하면서 더 좋은 성능을 보이는 것을 확인했다.

• 전자공학회논문지C
• /
• 제35C권2호
• /
• pp.29-35
• /
• 1998

This paper describes architectures and design of a SIMD type parallel image processing chip called SliM-II. The chiphas a linear array of 64 processing elements (PEs), operates at 30 MHz in the worst case simulation and gives at least 1.92 GIPS. In contrast to existing array processors, such as IMAP, MGAP-2, VIP, etc., each PE has a multiplier that is quite effective for convolution, template matching, etc. The instruction set can execute an ALU operation, data I/O, and inter-PE communication simulataneously in a single instruction cycle. In addition, during the ALU/multiplier operation, SliM-II provides parallel move between the register file and on-chip memory as in DSP chips, SliM-II can greatly reduce the inter-PE communication overhead, due to the idea a sliding, which is a technique of overlapping inter-PE communication with computation. Moreover, the bandwidth of data I/O and inter-PE communication increases due to bit-parallel data paths. We used the COMPASS$^{TM}$ 3.3 V 0.6.$\mu$m standrd cell library (v8r4.10). The total number of transistors is about 1.5 muillions, the core size is 13.2 * 13.0 mm$^{2}$ and the package type is 208 pin PQ2 (Power Quad 2). The performance evaluation shows that, compared to a existing array processors, a proposed architeture gives a significant improvement for algorithms requiring multiplications.s.

• 한국정보통신학회논문지
• /
• 제6권2호
• /
• pp.330-338
• /
• 2002

소어휘 단어단위의 음성을 인식할 수 있는 음성인식 칩을 설계하였다. 설계된 칩은 음성 신호의 시작과 끝점 검출 부분, LPC 켑스트럼 계수 추출 부분, DTW 실행 부분과 외부 메모리 인터페이스 부분으로 구성되어있다. CMOS 0.35um TLM 공정으로 설계된 이 칩은 4x4mm2의 면적에 126,938개의 게이트로 만들어져 있다. 그리고 전용 H/W의 동작 속도는 5MHz에서 60MHz까지 조정 가능하다. 5MHz 클록을 사용하는 경우, 50∼60 프레임 정도의 소어휘 단어 단위의 음성을 초당 100,000개까지 비교할 수 있는 능력이 있고, 60MHz의 클록을 사용하는 경우는 초당 1,200,000개의 단어를 비교할 수 있다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
• /
• pp.165-168
• /
• 2002

As the demand for higher data-rate chip-to-chip communication such as memory-to-controller, processor-to-processor increases, low cost high-speed serial links\ulcorner become more attractive. This paper describes a 0.25-fm CMOS 1.6Gbps/pin 4-level transceiver using Stub Series Terminated Logic for high Bandwidth. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by channel low pass effects, process-limited on-chip clock frequency, and serial link distance. The proposed transceiver uses multi-level signaling (4-level Pulse Amplitude Modulation) using push-pull type, double data rate and flash sampling. To reduce Process-Voltage-Temperature Variation and ISI including data dependency skew, the proposed high-speed calibration circuits with voltage swing controller, data linearity controller and slew rate controller maintains desirable output waveform and makes less sensitive output. In order to detect successfully the transmitted 1.6Gbps/pin 4-level data, the receiver is designed as simultaneous type with a kick - back noise-isolated reference voltage line structure and a 3-stage Gate-Isolated sense amplifier. The transceiver, which was fabricated using a 0.25 fm CMOS process, performs data rate of 1.6 ~ 2.0 Gbps/pin with a 400MHB internal clock, Stub Series Terminated Logic ever in 2.25 ~ 2.75V supply voltage. and occupied 500 * 6001m of area.

• Transactions on Electrical and Electronic Materials
• /
• 제14권2호
• /
• pp.63-66
• /
• 2013

This paper describes the highly productive process technologies of microprobe arrays, which were used for a probe card to test a Dynamic Random Access Memory (DRAM) chip with fine pitch pads. Cantilever-type microprobe arrays were fabricated using conventional micro-electro-mechanical system (MEMS) process technologies. Bonding material, gold-tin (Au-Sn) paste, was used to bond the Ni-Co alloy microprobes to the ceramic space transformer. The electrical and mechanical characteristics of a probe card with fabricated microprobes were measured by a conventional probe card tester. A probe card assembled with the fabricated microprobes showed good x-y alignment and planarity errors within ${\pm}5{\mu}m$ and ${\pm}10{\mu}m$, respectively. In addition, the average leakage current and contact resistance were approximately 1.04 nA and 0.054 ohm, respectively. The proposed highly productive microprobes can be applied to a MEMS probe card, to test a DRAM chip with fine pitch pads.