• 대한수학회논문집
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• 제17권3호
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• pp.475-485
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• 2002

We estimate the stable rank, connected stable rank and general stable rank of the multiplier algebras of $C^{＊}$-algebras under some conditions and prove that the ranks of them are infinite. Moreover, we show that for any $\sigma$-unital subhomogeneous $C^{＊}$-algebra, its stable rank is equal to that of its multiplier algebra.

• Journal of the Korean Society for Industrial and Applied Mathematics
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• 제6권2호
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• pp.75-84
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• 2002

Using good properties of an optimal normal basis of type I in a finite field ${\mathbb{F}}_{2^m}$, we present a design of a bit serial multiplier of Berlekamp type, which is very effective in computing $xy^2$. It is shown that our multiplier does not need a basis conversion process and a squaring operation is a simple permutation in our basis. Therefore our multiplier provides a fast and an efficient hardware architecture for a bit serial multiplication of two elements in ${\mathbb{F}}_{2^m}$.

• Journal of applied mathematics & informatics
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• 제28권5_6호
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• pp.1477-1487
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• 2010

In this paper, we give a solving approach based on a logarithmic-exponential multiplier penalty function for the constrained minimization problem. It is proved exact in the sense that the local optimizers of a nonlinear problem are precisely the local optimizers of the logarithmic-exponential multiplier penalty problem.

• 한국콘크리트학회:학술대회논문집
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• 한국콘크리트학회 2006년도 추계 학술발표회 논문집
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• pp.361-364
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• 2006

It is specified in KCI code that long-tenn deflection shall be determined by multiplying the immediate deflection by KCI code multiplier, unless it is obtained by a more comprehensive analysis. Therefore, in this study, the estimation method of long-term deflection by KCI code multiplier is known resonable by comparing analysis results using KCI code multiplier and AEMM.

• 정보보호학회논문지
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• 제18권2호
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• pp.3-10
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• 2008

유한체 $GF(2^m)$의 원소를 표현하기 위한 기저선택은 곱셈기의 효율성에 영향을 미친다. 이중에서 여분표현을 이용한 곱셈기는 모듈러 감산을 빠르게 구성할 수 있는 특징을 이용하여 시간-공간의 trade-off를 효율적으로 제공한다. 따라서 여분표현을 이용한 기존의 곱셈기는 다른 기저로 표현한 곱셈기보다 시간 복잡도 상의 효율성을 제공하나 공간 복잡도가 많이 늘어나는 단점을 가진다. 본 논문에서는 다항식 지수승 연산이 많이 사용된다는 것을 감안해 Left-to-Right 형태의 지수승 환경에 적합한 시간-공간 복잡도 상의 효율성을 가지는 새로운 비트-병렬 곱셈기를 제안한다. 제안하는 곱셈기는 $T_A+({\lceil}{\log}_2m{\rceil})T_x$ 시간 복잡도와 (2m-1)(m+s) 공간 복잡도를 요구하며 ESP(Equally Spaced Polynomial) 기약다항식 기반의 기존 여분표현 곱셈기와 비교해 공간 복잡도는 $2(ms+s^2)$ 감소하며, 시간복잡도는 $T_A+({\lceil}{\log}_2(m+s){\rceil})T_x$에서 $T_A+({\lceil}{\log}_2m{\rceil})T_x$로 감소된다. ($T_A$:2개의 입력에 1개의 출력인 AND 게이트 시간, $T_x$:2개의 입력에 1개의 출력인 XOR 게이트 시간이며 m:ESP기약 다항식 차수, s: ESP기약 다항식의 각항의 차수 간격)

• 한국전자통신학회논문지
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• 제18권2호
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• pp.285-290
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• 2023

압축 회로는 고속 전자 시스템에서 널리 사용되며 곱셈기의 피연산자 수를 감소시키기 위해 사용된다. 본 논문에서 설계한 압축 회로는 m-GDI(: modified Gate-Diffusion Input) 기술을 사용하여 회로의 성능을 향상시켰으며, 4-2, 5-2 및 6-2 압축 회로를 각각 8비트 Dadda 곱셈기 사용하여 성능을 비교하였다. 시뮬레이션 결과, 5-2 압축 회로를 사용한 곱셈기는 4-2 압축 회로와 6-2 압축 회로를 사용한 곱셈기에 비해 전파 지연 시간이 각각 13.99%와 16.26% 감소하였고, PDP(: Power Delay Product)가 각각 4.99%와 28.95% 절감되였다. 하지만 5-2 압축 회로를 사용한 곱셈기는 4-2 압축 회로를 사용한 곱셈기에 비해 소비 전력이 10.46% 증가하였다. 결과적으로 5-2 압축 회로를 사용한 곱셈기가 4-2 및 6-2 압축 회로를 사용한 곱셈기보다 우수한 성능을 갖는 것을 확인하였다. 설계한 회로는 TSMC 65nm CMOS 공정을 사용하여 구현되었으며 SPECTER 시뮬레이션을 통해 그 가능성을 검증하였다.

• 한국정보통신학회논문지
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• 제14권3호
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• pp.628-636
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• 2010

본 논문에서는 GF($2^m$)상의 표준기저를 사용한 새로운 형태의 VCG에 의한 고속병렬 승산회로를 제안하였다. 승산기의 구성에 앞서, 피승수 다항식과 기약다항식의 승산을 병렬로 수행하는 벡터 코드 생성기(VCG) 기본 셀을 설계하였고, VCG 회로와 승수 다항식의 한 계수와 비트-병렬로 승산하여 결과를 생성하는 부분 승산결과 셀(PPC)를 설계하였다. 제안한 승산기는 VCG와 PPC를 연결하여 고속의 병렬 승산을 수행한다. VCG 기본 셀과 PPC는 각각 1개의 AND 게이트와 1개의 XOR 게이트로 구성된다. 이러한 과정을 확장하여 m에 대한 일반화된 회로의 설계를 보였으며, 간단한 형태의 승산회로 구성의 예를 GF($2^4$)를 통해 보였다. 또한 제시한 승산기는 PSpice 시뮬레이션을 통하여 동작특성을 보였다. 본 논문에서 제안한 승산기는 VCG와 PPC을 반복적으로 연결하여 구성하므로, 차수 m이 매우 큰 유한체상의 두 다항식의 곱셈에서 확장이 용이하며, VLSI에 적합하다.

• 전자공학회논문지
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• 제50권3호
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• pp.50-58
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• 2013

본 논문에서는 제한된 범위의 Signed-Digit number 인코딩과 축약 단계를 이용한 고정소수점 병렬 십진 곱셈기를 제안한다. 제안한 병렬 십진 곱셈기는 승수와 피승수를 제한된 범위의 SD number로 인코딩하여 캐리 전달 지연 없이 빠르게 부분곱을 생성한다. 인코딩에 사용하는 숫자의 범위를 줄임으로써 SD number 다중 피연산자 덧셈의 한번에 연산 가능한 피연산자의 개수가 늘어나게 되고, 이에 따라 부분곱 축약 단계의 연산을 빠르게 수행 할 수 있다. 제안한 병렬 십진 곱셈기의 성능 평가를 위해 Design Compiler에서 SMIC사의 180nm CMOS 공정 라이브러리를 이용하여 합성한 결과 기존의 Signed-Digit number를 이용한 병렬 십진 곱셈기보다 전체 지연시간은 4.3%, 전체 면적은 5.3% 감소함을 확인 하였다. 전체 지연시간 및 면적에서 부분곱 축약 단계가 차지하는 비중이 가장 크므로 부분곱 생성 단계에서 약간의 지연시간 및 면적 증가가 있음에도 불구하고 전체 지연시간과 면적이 감소하는 결과를 얻을 수 있다.

• 한국통신학회논문지
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• 제30권11A호
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• pp.1092-1097
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• 2005

본 논문에서는 곱셈을 수행할 때 발생되는 스위칭 을을 줄이는 방식의 저전력 부스 곱셈기를 제안한다. radix-4 부스 알고리즘 (radix-4 Booth algorithm)은 입력에서 연속되는 3비트가 0이나 1의 같은 값을 가지게 되면, 부스 인코딩 결과로서 0을 발생시키는 특성을 가지고 있다. 따라서 곱셈기의 두 입력 중 더 작은 활성영역을 갖는 입력을 승수로 사용할 때 부분 곱셈결과가 0이 될 확률이 높다. 제안된 곱셈기는 곱셈식을 본래의 곱셈 입력 비트보다 더 작은 비트를 갖는 여러 개의 곱셈식으로 분할한 후, 각각의 곱셈들을 독립적으로 계산하여 각각의 곱셈의 결과를 더하여 최종적인 결과를 얻는다. 따라서 곱셈의 두 입력간의 교환율은 기존의 곱셈기보다 더 높아지게 된다. 이는 제안된 곱셈기의 부스 인코딩 결과가 0이 되는 확률이 기존의 곱셈기보다 더 높은 저전력 곱셈기를 구현할 수 있음을 의미한다. 제안된 곱셈기는 기존의 부스 곱셈기보다 최대 $20\%$ 정도의 소모전력이 감소됨을 확인하였다.

• 한국정보통신학회논문지
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• 제10권2호
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• pp.328-332
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• 2006

정보 보호 응용에 새로운 이슈가 되고 있는 ECC 공개키 암호 알고리즘은 유한체 차원에서의 효율적인 연산처리가 중요하다. 직렬 유한체 곱셈기의 근간은 Mastrovito의 직렬 곱셈기에서 유래한다. 본 논문에서는 polynomial basis 방식을 적용하고 식을 유도하여 Mastrovito의 직렬 유한체 곱셈방식의 3배 성능을 보이는 유한체 곱셈기를 제안하고, HDL로 기술하여 기능을 검증하고 성능을 평가한다. 설계된 3배속 직렬 유한체 곱셈기는 부분합을 생성하는 회로의 추가만으로 기존 직렬 곱셈기의 3배의 성능을 보여주었다. 비도 높은 암호용으로 연구된 유한체 곱셈 연산기는 크게 직렬 유한체 곱셈기, 배열 유한체 곱셈기, 하이브리드 유한체 곱셈기으로 분류되어 왔다. 본 논문에서는 Mastrovito의 곱셈기의 구조를 기본으로 하고, 수식적으로 공통인수를 끌어내어 후처리하는 기법을 유도하여 적용한다. 제안한 방식으로 설계한 새로운 유한체 곱셈기는 HDL로 구현하여 소프트웨어 측면 뿐 아니라 하드웨어 측면에서도 그 기능과 성능을 검증하였다.