• 전기전자학회논문지
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• 제8권1호
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• pp.22-32
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• 2004

본 논문에서는 Honghai Jiang에 의해 제안된 OVAG(Output value array graphs)를 기초로 MOVAG(Multi output value array graphs)를 이용한 다치논리함수의 구성방법을 제안하였다. D.M.Miller에 의해 제안된 MDD(Multiple-valued Decision Diagram)는 주어진 다변수의 함수에서 회로 설계까지 많은 처리시간과 노력이 요구되므로 본 논문에서는 MDD의 단점을 보완하여 데이터 처리시간의 단축과 적은 복잡도를 갖도록 MOVAG를 설계하였다. 또한 MOVAG의 구성 알고리즘과 입력행렬선정 알고리즘을 제안하고 T-gate를 사용하여 다치 논리 회로를 설계, 모의 실험을 통해 그 결과를 검증하였다.

• 한국지능시스템학회논문지
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• 제6권4호
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• pp.10-16
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• 1996

본 논문에서는 입력, 상태, 그리고 상태 변화에 따른 오토마타의 상태표를 구성하고 그 상태표를 기호 다치 논리식으로 변환한다. 또한 기호 다치 논리 함수 미분의 성질을 이용하여 오토마타의 입력 스트링 따라 상태의 변화 및 출력이 동적으로 적응할 수 있는 적응오토마타를 제안하고 그 성질을 해석한다.

• 한국정보통신학회논문지
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• 제2권3호
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• pp.439-446
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• 1998

본 논문에서는 다치 논리를 기본으로 한 SD 가산기 및 PD 가산기를 설계하였다. 전류 모드 CMOS 회로를 이용하여 다치 논리를 구현하였으며 부분곱으로 전압모드 CMOS 회로도 이용하였다. 설계된 회로에 대한 검증은 대부분 SPICE 시뮬레이션을 통해 확인하였다. 다치 부호를 적용한 SD(Signed-Digit) 수 표현을 사용하여 자리 올림 신호의 전송이 자리수에 관계없이 1단에서 실행되게 함으로써 병렬연산의 고속화를 가능하게 하였고, 또한 M개의 다 입력을 처리하는 가산기에서는 적당한 PD(Positive-digit) 수 표현을 사용하여 가산의 단수를 줄일 수 있으므로 연산의 고속화 및 고집적화를 가능하게 하였다.

• 한국수학사학회지
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• 제21권1호
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• pp.29-44
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• 2008

퍼지 논리는 1965년 Zadeh([13])에 의하여 소개된 이후 꾸준히 확장, 발전하였다. 퍼지 논리와 관련된 수학사 및 수학교육 논문([1], [2], [3], [4], [5], [7])들이 많이 발표되었지만 정작 퍼지 논리의 창시자인 Zadeh에 대한 연구 논문은 아직 발표되지 않았다. 본 논문에서는 Zadeh의 생애와 업적을 알아보고 이를 통해 우리가 배워야 할 점들에 대해 논의한다. 또한 이가 논리, 다가 논리, 퍼지 논리, 직관주의 논리 및 직관적 퍼지 집합을 비교, 분석하고 직관적 퍼지 집합에서 '직관적(intuitionistic)' 이라는 용어의 부적절성에 대해 논의한다.

• 한국지능시스템학회논문지
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• 제12권2호
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• pp.135-143
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• 2002

본 논문에서는 전류모드 CMOS의 기본회로를 이용해 다치 논리(Multiple Valued Logic) 연산기를 설계하고자 한다. 우선, 2진(binary)FFT(Fast courier Transform)를 확장해 다치 논리회로를 이용해서 고속 다치 FFT 연산기를 구현하였다. 다치논리회로를 이용해서 구현한 FFT연산은 기존의 2치 FFT과 비교를 해 본 결과 트랜지스터의 수를 상당히 줄일 수 있으며 회로의 간단함을 알 수가 있었다. 또한, 캐리 전파 없는 가산기론 구현하기 위해서 {0, 1, 2, 3}의 불필요한(redundant) 숫자 집합을 이용한 양의 수 표현을 FFT회로에 내부적으로 이용하여 결선의 감소와 VLSI 설계시 정규성과 규clr성으로 효과적이다. FFT 승산을 위해서는 승산기의 연산시간과 면적을 다치 LUT(Look Up Table)로 이용해 승산의 역할을 하였다. 마지막으로 이진시스템(binary system)과의 호환을 위해 다치 하이브리드형 FFT 프로세서를 제시하여 2진 4치 부호기와 4치 2진 복호기 및 전류모드 CMOS회로를 사용하여 상호 호환성을 갖도록 설계를 하였다.

• 전자공학회논문지SC
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• 제39권3호
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• pp.191-200
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• 2002

본 논문에서는 다변수 다치 논리함수에 대하여 구간함수를 절단 차분 함수로 변환하는 방법을 제시하였고, 절단 차분 함수를 전류모드 CMOS에 의한 전류 미러 회로와 금지회로를 사용하여 일정한 패턴을 갖는 다치 논리회로로 구현하는 방법을 제시하였다. 또한 제시한 방법을 2변수 4치 MOD(4) 가산 진리표와 2변수 4치 유한체 GF(4)상의 승산 진리표를 실현하는 회로의 구현에 적용하였다. PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작특성을 보였다. 회로들의 시뮬레이션은 2㎛ CMOS 표준 기술을 이용하였고, 단위 전류를 15㎂로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 제시한 전류모드 CMOS에 의해 구현된 회로들은 일정한 패턴, 상호연결의 규칙성을 가지며, 다치 논리함수의 변수의 확장성을 가지므로 VLSI 실현에 적합할 것으로 생각된다.

• International Journal of Fuzzy Logic and Intelligent Systems
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• 제10권4호
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• pp.287-295
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• 2010

Based on the interval-valued intuitionistic fuzzy hybrid geometric (IIFHG) operator and the interval-valued intuitionistic fuzzy weighted geometric (IIFWG) operator, we investigate the group decision making problems in which all the information provided by the decision-makers is presented as interval-valued in tuitionistic fuzzy decision matrices where each of the elements is characterized by interval-valued intuitionistic fuzzy numbers, and the information about attribute weights is partially known. Anumerical example is used to illustrate the applicability of the proposed approach.

• 정보과학회지
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• 제5권2호
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• pp.94-98
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• 1987

本 論文에서는 多値論理回路를 實現함에 있어서 發生하는 Hazard를 2가 지, 卽 Function Hazard와 Logic Hazard로 分類하였고 이의 解決方案으로 入力 信號가 Switching하여 最終 安定 level에 到達했을 때 Switching函數를 決定하고 이 函數로써 Switching函數의 Unate性을 試圖하였다. 그리고 內部回路에서 信號 가 遷移될 때 內部回路의 遲延 遲延時間으로 말미암아 發生되는 Hazard狀態를 Redundant回路를 實現하였다. 또 이 論理回路를 基本으로한 N値 Flip-flop N과 Shift Register, Counter等의 順序論理回路를 構成하였다.

• 정보과학회지
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• 제3권2호
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• pp.18-23
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• 1985

N値演算回路를 實現하기 爲해 基本函數로 多値論理和, 論理 積 및 Xabc를 定하여 多値多變數 Switching函數를 展開하였다. 이 Switching 函數의 簡單化에 對하여 생각하였으며 N値演算回路의 實現을 容易하게 하기 위하여 現在 使用되 고 있는 2値論理回路素子 및 2値 Etclusive-OR 論理를 應用할 수 있도록 Switching函數를 展開하였다. N値多變數演算回路로써 4値全加算器 및 半加算機를 一例로하여 論理式을 세웠다. 또, 2値論理系와 倂用할 수 있는 BCD 入力 10値全 加算器의 論理式을 展開하였다.

• Journal of Semiconductor Engineering
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• 제1권1호
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• pp.57-63
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• 2020

Complementary metal-oxide-semiconductor (CMOS) technology is now facing a power scaling limit to increase integration density. Since 1970s, multi-valued logic (MVL) has been considered as promising alternative to resolve power scaling challenge for increasing information density up to peta-scale level by reducing the system complexity. Over the past several decades, however, a power-scalable and mass-producible MVL technology has been absent so that MVL circuit and system implementation have been delayed. Recently, compact MVL device researches incorporating multiple-switching characteristics in a single device such as 2D heterojunction-based negative-differential resistance (NDR)/transconductance (NDT) devices and quantum-dot/superlattices-based constant intermediate current have been actively performed. Meanwhile, wafer-scale, energy-efficient and variation-tolerant ternary-CMOS (T-CMOS) technology has been demonstrated through commercial foundry. In this review paper, an overview for MVL development history including recent studies will be presented. Then, the status and its future research direction of MVL technology will be discussed focusing on the T-CMOS technology for peta-scale information processing in semiconductor chip.