• 정보처리학회논문지A
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• 제18A권2호
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• pp.45-52
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• 2011

과거에는 환자가 초음파 영상진단장치가 설치되어 있는 방에 가서 진단을 받았지만, 현재는 의사가 초음파 영상 진단장치를 가지고 이동하면서 환자를 진단(모바일 초음파, handheld ultrasound)할 수 있는 시대가 왔다. 그러나 초음파 영상진단장치로서의 기본적인 기능만을 구현하였으며, 초음파 영상의 질을 결정하는 초음파 빔의 포커싱 알고리즘에서 요구되는 고성능을 만족하지 못하는 실정이다. 또한 모바일 기기의 경우 저전력의 요구조건도 만족하여야 한다. 이를 위해 본 논문에서는 모바일 초음파 영상신호의 포커싱을 위한 방법 중 대표적인 빔포밍 알고리즘(Beamforming Algorithm)을 고성능, 저전력으로 처리 가능한 단일 명령어 다중 데이터(Single Instruction Multiple Data, SIMD)기반의 멀티코어 프로세서를 제안한다. 제안한 SIMD기반 멀티코어 프로세서는 16개의 프로세싱 엘리먼트(Processing Element, PE)로 구성되어 있으며, 초음파의 에코 영상데이터에 내재한 무수한 데이터 레벨 병렬성을 활용하여 빔포밍 알고리즘에서 요구되는 고성능을 만족시킨다. 모의실험 결과, 제안한 멀티코어 프로세서는 현재 상용 고성능 프로세서인 TI DSP C6416보다 평균 15.8배의 성능, 6.9배의 에너지 효율 및 10배의 시스템 면적 효율을 보였다.

• 한국정보통신학회논문지
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• 제12권12호
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• pp.2140-2145
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• 2008

UWB 초고속 무선통신 시스템을 위한 MB-OFDM용 128-포인트 FFT 프로세서를 설계하였다. 128-포인트 FFT 프로세서는 Radix-2 FFT 알고리듬과 R2SDF 파이프라인 구조에 기초하고 있으며, VHDL을 이용하여 구현되었다. 그 결과는 Modelsim을 이용하여 검증되었으며, Xilinx Vertex-II FPGA를 이용하여 합성된 결과 18.7MHz의 동작주파수를 얻을 수 있었다. 제안된 128-포인트 FFT 프로세서는 병렬처리 되는 FFT 프로세서의 한 블록으로 이용될 수 있으며, 이를 이용하여 고속의 병렬처리 FFT 모듈이 구현될 수 있게 된다. 따라서 본 논문은 4개의 128-포인트 FFT 프로세서를 병렬로 연결하여 4배의 동작주파수를 얻을 수 있었으며, 결과적으로 MB-OFDM에서 요구되는 동작주파수 이상의 성능을 얻게 되었다.

• 한국인터넷방송통신학회논문지
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• 제19권4호
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• pp.119-128
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• 2019

3D 그래픽 프로세서의 시스템의 특성상 많은 수학적 계산이 요구되면서 고속처리를 위하여 GPU(Graphics Processing Unit)를 이용한 병렬처리 연구가 많이 진행되고 있다. 본 논문에서는 GPU에서 발생하는 문제점 중 캐시메모리 미스에 의하여 발생하는 대역폭 증가와 3D 셰이더 처리 속도가 일정하지 않은 문제점을 해결하기 위하여 캐시메모리를 사용하지 않는 병렬처리기인 MAMS를 이용한 3D 그래픽 프로세서를 제안한다. 본 논문에서 제안된 MAMS를 이용한 3D 그래픽 프로세서는 DirectX 명령 분석을 이용해 Vertex shader, Pixel shader와 Tiling 및 Rasterizing 구조를 설계 하였고, MAMS를 위한 FPGA(Xilinx Virtex6@100MHz) 보드를 구성하여, Verilog를 사용하여 설계된 구조를 개발하였다. 개발된 FPGA(100Mhz)와 nVidia GeForce GTX 660(980Mhz)의 처리시간을 확인한 결과 GTX 660를 이용한 처리 시간은 일정하지 않음을 확인하였고, MAMS를 이용한 처리 시간은 일정함을 확인하였다.

• 한국인터넷방송통신학회논문지
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• 제10권2호
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• pp.97-102
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• 2010

본 논문에서는 IEEE 802.16e mobile WiMax 시스템을 위한 효율적인 FFT 프로세서 구조를 제안한다. 제안된 scalable FFT/IFFT 프로세서는 128/512/1024/2048-point FFT 연산을 가변적으로 수행할 수 있다. 또한 mixed radix (MR) 기법과 multi- path delay commutator (MDC) 구조를 사용하여 비단순 승산을 줄임으로써 기존의 설계 구조에 비해 시스템 수율 변화 없이 하드웨어 복잡도를 크게 감소시켰다. 제안된 scalable FFT/IFFT 프로세서는 하드웨어 설계 언어 (HDL)를 이용하여 설계 되었고, 0.18um CMOS 스탠다드 셀 라이브러리를 이용하여 논리 합성되었다. 논리 합성 결과 4채널 radix-2 MDC (R2MDC) FFT 프로세서와 비교시 16% 감소된 게이트 수와 27% 감소된 메모리로 구현 가능함이 확인되었다.

• 한국항행학회논문지
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• 제23권2호
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• pp.134-141
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• 2019

레이다 시스템은 송신 파형에 따라 크게 PD (pulse Doppler) 레이다와 FMCW (frequency modulated continuous wave) 레이다로 구분되며, 송수신 특성에 따라 PD 레이다는 장거리 표적 검출에 유리한 반면, FMCW 레이다는 단거리 표적 검출에 적합한 특성을 갖는다. 이에 본 논문에서는 중/장거리 뿐 아니라 단거리 무인기 탐지를 위해 PD 레이다 시스템과 FMCW 레이다 시스템을 모두 지원 가능한 멀티모드 레이다 신호처리 프로세서 (RSP; radar signal processor)를 제안한다. 제안된 레이다 신호처리 프로세서는 Verilog-HDL을 이용하여 RTL 설계 후, Altera Cyclone-IV FPGA를 이용하여 구현 및 검증 되었다. 구현 결과, 총 19,623개의 logic elements, 9,759개의register, 그리고 25,190,400의 memory bit로 구현 가능함을 확인하였으며, 기존의 PD 레이다와 FMCW 레이다 신호처리 프로세서를 개별 구현한 경우에 비해 logic elements와 register 요구량이 약 43%와 39% 감소됨을 확인하였다.

• Journal of Power Electronics
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• 제9권3호
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• pp.410-417
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• 2009

This paper represents a design and implementation of a digital controller for a multi-phase synchronous buck converter (SBC) using a digital signal processor (DSP). The multi-phase SBC has generally been used for a voltage regulation module (VRM) of a microprocessor because of its high current handling capability at a low output voltage. The VRM requires high control performance of tight output regulation, high slew rate, and load sharing capability of multiple converters. In order to achieve these requirements, the design and implementation of a digital control system for a multi-phase SBC are presented in this paper. The digital PWM generation, current sensing, and voltage and current controller using a DSP TMS320F2812 are considered. The experimental results are provided to show the validity of the implemented digital control system.

• 한국전자파학회논문지
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• 제20권11호
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• pp.1171-1177
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• 2009

전차 탑재 레이더는 기상에 관계없이 전천후로 대전차 미사일을 탐지하는 능동 방호 장치의 필수적인 센서이다. 본 논문에서는 전차 탑재 미사일 경고 레이더를 소개하고, 주요 핵심 기술로 고속의 멀티 DSP를 이용한 신호 처리기를 설계 및 제작 결과를 제시하였다. 핵심 알고리즘으로는 어댑티브 CFAR, 가중 선형 근사 알고리즘, 소프트웨어 추적, 위협 분석 등을 구현하였으며, 시험 결과를 제시하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.23-26
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• 2002

In this paper, we modelize several scheduling algorithms for real-time packet filtering tasks based on the multi-threaded multi-processor architecture for the network security system like the firewall and compare the performance of the algorithms by implementing the algorithms and doing a number of empirical tasks. As the matrices of the performance we use the idle factor and the packet transfer rate. We get the idle factors and the packet transfer rates according to the transfers of the packet sizes from 64 bytes to 1500 bytes.

• 한국컴퓨터정보학회논문지
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• 제20권9호
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• pp.1-10
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• 2015

In this paper, we propose a new variable latency L1 data cache architecture for multi-core processors. Our proposed architecture extends the traditional variable latency cache to be geared toward the multi-core processors. We added a specialized data structure for recording the latency of the L1 data cache. Depending on the added latency to the L1 data cache, the value stored to the data structure is determined. It also tracks the remaining cycles of the L1 data cache which notifies data arrival to the reservation station in the core. As in the variable latency cache of the single-core architecture, our proposed architecture flexibly extends the cache access cycles considering process variation. The proposed cache architecture can reduce yield losses incurred by L1 cache access time failures to nearly 0%. Moreover, we quantitatively evaluate performance, power, energy consumption, power-delay product, and energy-delay product when increasing the number of cache access cycles.

• 한국정보통신학회논문지
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• 제2권1호
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• pp.147-156
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• 1998

본 논문에서는 다치 논리를 이용한 연산기를 설계하였다. 다치 논리를 구현하기 위해서 전류모드 CMOS 회로를 이용하였으며 이진 전압모드 신호를 다치 전류모드 신호로 바꾸어 주는 인코더와 연산 결과인 다치 전류모드 신호를 이진 전압모드 신호로 바꾸어 주는 디코오더를 사용하여 기존의 이진 시스템에 적용할 수 있도록 하였으며, 승산기 설계시 부분곱 수를 줄이기 위하여 기존의 Booth 알고리즘을 확장한 4진 SD수 부분곱 발생 알고리즘을 사용하였다. 제안된 회로는 SPICE 시뮬레이션 및 FPGA Chip을 이용한 하드웨어 에뮬레이션으로 그 유효함을 확인하였다