Design of Multi-Mode Radar Signal Processor for UAV Detection

무인기 탐지를 위한 멀티모드 레이다 신호처리 프로세서 설계

Abstract

Radar systems are divided into the pulse Doppler (PD) radar and the frequency modulated continuous wave (FMCW) radar depending on the transmission waveform. In particular, the PD radar is advantageous for long-range target detection, and the FMCW radar is suitable for short-range target detection. In this paper, we present design and implementation results for a multi-mode radar signal processor (RSP) that can support both PD and FMCW radar systems to detect unmanned aerial vehicles (UAVs) at short distances as well as long distances. The proposed radar signal processor can be implemented based on Altera Cyclone-IV FPGA with 19,623 logic elements, 9,759 registers, and 25,190,400 memory bits. The logic elements and registers of the proposed radar signal processor are reduced by approximately 43% and 30%, respectively, compared to the sum of logic elements and registers of the conventional PD radar and FMCW radar signal processor.

레이다 시스템은 송신 파형에 따라 크게 PD (pulse Doppler) 레이다와 FMCW (frequency modulated continuous wave) 레이다로 구분되며, 송수신 특성에 따라 PD 레이다는 장거리 표적 검출에 유리한 반면, FMCW 레이다는 단거리 표적 검출에 적합한 특성을 갖는다. 이에 본 논문에서는 중/장거리 뿐 아니라 단거리 무인기 탐지를 위해 PD 레이다 시스템과 FMCW 레이다 시스템을 모두 지원 가능한 멀티모드 레이다 신호처리 프로세서 (RSP; radar signal processor)를 제안한다. 제안된 레이다 신호처리 프로세서는 Verilog-HDL을 이용하여 RTL 설계 후, Altera Cyclone-IV FPGA를 이용하여 구현 및 검증 되었다. 구현 결과, 총 19,623개의 logic elements, 9,759개의register, 그리고 25,190,400의 memory bit로 구현 가능함을 확인하였으며, 기존의 PD 레이다와 FMCW 레이다 신호처리 프로세서를 개별 구현한 경우에 비해 logic elements와 register 요구량이 약 43%와 39% 감소됨을 확인하였다.

그림 1. PD 레이다의 송수신 신호 Fig. 1. Transmitted and received signal of PD radar.

그림 2. PD 레이다 신호처리 프로세서 하드웨어 구조 Fig. 2. Hardware architecture of PD radar signal processor.

그림 3. 펄스 압축 기법의 연산 시뮬레이션 결과 Fig. 3. Simulation results of pulse compression.

그림 4. FMCW 레이다 송수신 신호 Fig. 4. FMCW Radar transmitted and received signal.

그림 5. FMCW 레이다 신호처리 프로세서 하드웨어 구조 Fig. 5. Hardware architecture of FMCW radar signal processor.

그림 6. 멀티모드 레이다 시스템의 거리-속도 맵 시뮬레이션 결과 Fig. 6. Range-velocity map simulation results of multi-ode radar system.

그림 7. 멀티모드 레이다 신호처리 프로세서 하드웨어 구조 Fig. 7. Hardware architecture of the multi-mode radar signal processor.

그림 8. FFT 프로세서 하드웨어 구조 Fig. 8. Hardware architecture of FFT processor.

그림 9. CFAR 처리기 하드웨어 구조 Fig. 9. Hardware architecture of CFAR processor.

그림 10. FPGA 기반 플랫폼 검증 환경 Fig. 10. Verification environment based on FPGA platform.

그림 11. FPGA 기반 검증 결과 Fig. 11. FPGA test results.

표 1. 멀티모드 레이다 시스템 파라미터 Table 1. parameters of multi-mode radar system.

표 2. Cyclone IV FPGA 기반 구현 결과 Table 2. Cyclone IV FPGA implementation results.

표 3. 제안된 신호처리 프로세서와 기존 신호처리 프로세서와의 논리 합성 결과 Table 3. The logic synthesis results of the proposed signal processor and conventional signal processor.