• 대한수학회지
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• 제32권2호
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• pp.171-181
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• 1995

Nielsen coincidence theory is concerned with the estimation of a lower bound for the number of coincidences of two maps $f,g: X \longrightarrow Y$. For this purpose the so-called Nielsen number N(f,g) is introduced, which is a lower bound for the number of coincidences ([1]). The relative Nielsen number N(f : X,A) in the fixed point theory is introduced in [3], which is a lower bound for the number of fixed points for all maps in the relative homotopy class of f:(X,A) $\longrightarrow$ (X,A), and its estimation is given in [5].

• Journal of the Korean Statistical Society
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• 제22권1호
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• pp.1-12
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• 1993

An approach to make the information bound sharper in median-unbiased estimation, based on an analogue of the Cramer-Rao inequality developed by Sung et al. (1990), is introduced for continuous densities with a nuisance parameter by considering information quantities contained both in the parametric function of interest and in the nuisance parameter in a linear fashion. This approach is comparable to that of improving the information bound in mean-unbiased estimation for the case of two unknown parameters. Computation of an optimal weight corresponding to the nuisance parameter is also considered.

• 전자공학회논문지A
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• 제28A권12호
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• pp.73-87
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• 1991

This paper presents a new approach to the scheduling problem in the high level synthesis. In this approach, iterative rescheduling processes starting with ASAP(As Soon As Possible) scheduling result are performed in a branch-and-bound manner so to arrive at the scheduling result of the lowest hardware cost under the given timing constraint. At each iteration step, only the selected nodes are considered for rescheduling, and the lower bound cost estimation is performed to avoid the unnecessary attempts to search for an optimal result. This branch-and-bound method turns out to be effective in pruning the search space, and thus reducing run time considerably in many cases.

• 한국정보과학회논문지:시스템및이론
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• 제29권7호
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• pp.422-430
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• 2002

주어진 논리 회로를 시분할 FPGA 칩으로 효과적으로 합성하기 위해서는 전체 회로를 여러 개의 부분회로로 나눈 후, 각 부분 회로가 동일한 하드웨어 회로를 시간차를 두고 공유하도록 하여야 한다. 이를 위해 칩에 대한 시간별 재구성 정보를 미리 만들어, 칩 내부의 특정 메모리 영역에 저장하여 두었다가 정해진 시간대가 되면 칩 전체를 재구성하도록 하여야 한다. 그런데, 시분할 FPGA 합성에서 사용하는 세부적인 재구성 기법(일반적으로 스케쥴링이나 다중 회로 분할 기법을 사용)에 따라 동일 시간대에 필요한 LUT의 개수, 즉 FPGA의 용량이 달라질 수 있다. 본 논문에서는 입력되는 논리 회로를 직접 합성하지 않고서도 그 회로가 필요로 하는 전체 LUT 개수에 대한 하한을 추정함으로써 재구성 기법에 관계없이 필요한 최소한의 LUT 개수를 파악한다. 만일, 기존의 재구성 결과가 본 연구에서 추정된 하한과 일치할 경우, 그 결과는 최적의 결과를 의미한다. 반면에, 하한과의 차이가 있는 경우에는 기존의 연구 결과에 비해 더 좋은 재구성 결과가 존재하거나, 또는 본 연구에서 추정한 하한보다 더 좋은(큰, 정확한) 하한이 실제 존재함을 의미한다. 따라서 이러한 비교 분석을 통해, 기존 연구의 결과가 최적인지, 또는 개선의 여지가 있는지를 판단하는 좋은 지표를 제공할 수 있다. 실험 결과, 실험한 대부분의 예제에서, 기존의 연구 결과에서 출력한 결과와 본 논문에서 제안한 방법으로 추정한 하한이 정확히 일치하는 것을 발견할 수 있었는데, 이는 기존의 합성 시스템에서 생성한 결과의 최적성을 확인하게 하는 한편, 본 논문에서 제안한 하한 추정의 정확성을 반증하는 것으로 해석될 수 있다.

• 전기학회논문지
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• 제60권3호
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• pp.648-653
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• 2011

We propose a new frequency offset estimation technique for multiband orthogonal frequency modulation (MB-OFDM) based ultra wideband (UWB) systems. The proposed frequency offset estimation technique is related to the scheme of Schmidl for channel model 1 (4-1Om NLOS, rms. delay =14.3ns.) using more than two symbols and with alternate symbols. Variance of frequency offset estimate obtained from the proposed frequency offset estimation technique approaches very nearing to Cramer Rao Lower Bound (CRLB) in an AWGN channel. BER performance of the proposed technique is also presented.

• International Journal of Naval Architecture and Ocean Engineering
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• 제7권2호
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• pp.426-434
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• 2015

In this paper we proposed a dada-aided Doppler estimation method for underwater acoustic communication. The training sequence is non-dedicate, hence it can be designed for Doppler estimation as well as channel equalization. We assume the channel has been equalized and consider only flat-fading channel. First, based on the training symbols the theoretical received sequence is composed. Next the least square principle is applied to build the objective function, which minimizes the error between the composed and the actual received signal. Then an iterative approach is applied to solve the least square problem. The proposed approach involves an outer loop and inner loop, which resolve the channel gain and Doppler coefficient, respectively. The theoretical performance bound, i.e. the Cramer-Rao Lower Bound (CRLB) of estimation is also derived. Computer simulations results show that the proposed algorithm achieves the CRLB in medium to high SNR cases.

• Korean Journal of Mathematics
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• 제18권4호
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• pp.465-472
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• 2010

In this paper, we investigate the extent of the set on which the modulus of a meromorphic function is lower bounded by a term related to some Nevanlinna Theory functionals. A. I. Shcherba estimate the size of the set on which the modulus of an entire function is lower bounded by 1. Our theorem in this paper shows that the same result holds in the case that the lower bound is replaced by$lT(r,f)$, $0{\leq}l$ < 1, which improves Shcherba's result. We also give a similar estimation for meromorphic functions.

• Communications for Statistical Applications and Methods
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• 제11권1호
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• pp.13-20
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• 2004

A more general version of diffusivity based on total variation of density is defined and an information inequality for median-unbiased estimation is presented. The resulting information inequality can be interpreted as an analogue of the Bhattacharyya system of lower bounds for mean-unbiased estimation. A condition on which the information bound is achieved is also given.

• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.512-522
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• 2003

시분할 FPGA는 회로가 동작하는 중 회로의 기능을 재구성할 수 있는 동적 재구성 기능을 갖춘 FPGA 칩이다. 따라서 이러한 칩을 위한 회로 합성 기법에서는 주어진 논리 회로를 각각 다른 시간대에 수행할 여러 개의 부분회로로 분할한 후, 동일한 하드웨어 회로를 시간차를 두고 공유하도록 해야 한다. 기존의 연구에서는, 칩의 제한된 용량 문제를 해결하기 위해, 동일 시간대에 필요한 자원으로서 각 세부 함수를 수행하는 LUT(Look-Up Table)의 개수와 LUT의 출력 결과를 다른 시간대에 사용하기 위해 그 결과를 임시 저장하는데 필요한 마이크로 레지스터(micro register)의 개수를 최소화하는 데 중점을 두고 있다. 본 논문에서는 시분할 FPGA 합성용 도구 중의 하나로서 회로 구현에 필요한 메모리 원소, 즉 마이크로 레지스터의 개수에 대한 하한(lower bound)을 추정하는 기법에 대해 설명한다. 이 방법에서는 입력되는 논리 회로를 직접 합성하지 않고서도 그 회로가 필요로 하는 전체 마이크로 레지스터 개수에 대한 하한을 각각 추정함으로써 특정한 합성 기법에 관계없이 회로 구현에 필요한 최소한의 마이크로 레지스터의 개수에 대한 정보를 추출한다. 만일, 기존의 합성 결과가 본 연구에서 추정된 하한과 일치할 경우, 그 결과는 최적의 결과를 의미한다. 반면에, 하한과의 차이가 있는 경우에는 기존의 연구 결과에 비해 더 좋은 합성 결과가 존재하거나, 또는 본 연구에서 추정한 하한보다 더 좋은(큰, 정확한) 하한이 실제 존재함을 의미한다. 따라서 이러한 비교 분석을 통해, 기존 연구는 물론, 향후에 개발할 새로운 합성 방법의 결과가 최적인지, 또는 개선의 여지가 있는지를 판단하는 좋은 지표를 얻을 수 있다. 실험 결과, 추정된 하한은 기존 연구의 합성 결과와 다소 차이가 있었다. 이러한 차이는 우선, 기존의 합성 결과는 LUT 개수를 적절히 유지하는 가운데 마이크로 레지스터를 최소화한 결과인 반면, 본 하한 추정에서는 합성 가능한 모든 결과 중, LUT 개수와는 전혀 무관하게, 마이크로 레지스터 개수를 최대한 작게 사용할 합성 예를 추정하기 때문이라고 판단된다. 또 한편으로는 마이크로 레지스터 개수에 대한 하한 추정 문제 자체가 갖는 거대한 변동성과 복잡성으로 인해 제안한 추정 기법이 정밀도에 한계를 가지는 것으로 해석할 수 있으며, 다른 한편으로는 기존 연구 결과보다 더 좋은 합성 결과가 존재할 가능성이 높음을 의미하는 것으로 해석될 수 있다.

• International Journal of Reliability and Applications
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• 제2권3호
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• pp.189-197
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• 2001

The estimation of mean lifetimes in presence of interval censoring with mixed replacement procedure is examined when the distributions of lifetimes are exponential. It is assumed that, due to physical restrictions and/or economic constraints, the number of failures is investigated only at several inspection times during the lifetime test; thus there is interval censoring. The maximum likelihood estimator is found in an implicit form. The Cramor-Rao lower bound, which is the asymptotic variance of the estimator, is derived. The estimation of mean lifetimes for competing failures model has been expanded.