• 한국정보전자통신기술학회논문지
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• 제11권5호
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• pp.475-480
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• 2018

In OFDM-based systems, FFT is a critical component since it occupies large area and consumes more power. In this paper, we present a low hardware-cost and low power 512-point pipelined FFT design method for OFDM applications. To reduce the number of twiddle factors and to choose simple design architecture, the radix-$2^4-2^3$ algorithm are exploited. For twiddle factor multiplication, we propose a new canonical signed digit (CSD) complex multiplier design method to minimize the hardware-cost. In hardware implementation with Intel FPGA, the proposed FFT design achieves more than about 28% reduction in gate count and 18% reduction in power consumption compared to the previous approaches.

• ETRI Journal
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• 제33권4호
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• pp.611-620
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• 2011

Since card-type one-time password (OTP) generators became available, power and area consumption has been one of the main issues of hardware OTPs. Because relatively smaller batteries and smaller chip areas are available for this type of OTP compared to existing token-type OTPs, it is necessary to implement power-efficient and compact dedicated OTP hardware modules. In this paper, we design and implement a low-power small-area hardware OTP generator based on the Advanced Encryption Standard (AES). First, we implement a prototype AES hardware module using a 350 nm process to verify the effectiveness of our optimization techniques for the SubBytes transform and data storage. Next, we apply the optimized AES to a real-world OTP hardware module which is implemented using a 180 nm process. Our experimental results show the power consumption of our OTP module using the new AES implementation is only 49.4% and 15.0% of those of an HOTP and software-based OTP, respectively.

• 전기전자학회논문지
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• 제12권2호
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• pp.75-80
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• 2008

There are many researches to reduce power consumption of battery-operated Transceiver for 2.4 GHz smartRF applications. However, components such as processor, memory and LCD based power managements reach the limit of reducing power consumption. To overcome the limit, this research proposes novel low-power Transceiver and transceiver Hardware Design. Experimental results in the real smartRF Transceiver show that the proposed methods can reduce power consumption additionally than component based power managements.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.89-95
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• 2008

본 논문에서는 필터방식 얼굴검출 하드웨어를 저전력 설계하고 그에 따른 전력 소모량을 분석하였다. 얼굴검출 하드웨어는 입력되는 영상에서 얼굴의 위치를 검출하며 내부적으로 6개 모듈과 11개의 모듈 간 버퍼가 삽입되어 각 모듈이 순환 연산한다. 따라서 저전력 설계를 위해 SLEEP 모드와 ACTIVE 모드를 적용하였고, 해당 하드웨어에 모듈별 그리고 레지스터별 클럭게이팅(Clock Gating) 기술을 적용하였다. 추가적으로 모듈간 버퍼는 메모리 파티션을 통해 메모리에서 소비하는 전력양을 줄였으며 게이트 레벨에서도 저전력 설계 기술(Gate level power optimization)을 적용하였다. 이는 삼성 0.18um 공정의 STD130 라이브러리를 사용하여 Synopsis(사)의 Power-Compiler를 통해 구현되었으며 동사의 Prime-Power에 의해 소비 전력량을 측정하였다. 그 결과 저전력 설계 기술을 적용하기 전과 비교하여 ACTIVE 모드일 경우 약 68%의 전력 소모를 줄였다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.192-197
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• 2017

본 논문은 저전력 영상 특징 추출 하드웨어 설계를 위한 공통 부분식 제거 기법 기반 이미지 필터 하드웨어 최적화 기법을 제안한다. 저전력 및 고성능 물체인식 하드웨어는 공장 자동화를 위한 산업용 로봇에 필수 모듈로 채택되고 있다. 따라서 물체인식 하드웨어의 영상 특징 추출 알고리즘에 다양하게 적용되는 Gaussian gradient 필터 하드웨어의 저면적 설계가 필수적이다. Gaussian gradient 필터의 하드웨어 복잡도를 줄이기 위해 필터에 사용되는 계수의 Symmetric한 특징과 Transposed form FIR 필터 하드웨어 구조를 이용했다. 제안된 이미지 필터의 하드웨어 구조는 알고리즘에 적용된 계수의 변형 없이 구현되었기 때문에 윤곽선 검출 알고리즘에 적용했을 때 검출 데이터의 열화 없이 구현될 수 있다. 제안된 이미지 필터 하드웨어 구조는 기존 구조와 비교했을 때 곱셈기의 수를 50% 절감할 수 있음을 확인했다.

• 한국정보통신학회논문지
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• 제21권3호
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• pp.585-593
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• 2017

본 논문에서는 모바일 시스템을 위한 저전력 HEVC(High Efficiency Video Coding) 루프 내 필터의 디블록킹 필터 하드웨어 구조를 제안한다. HEVC의 디블록킹 필터는 영상압축 시 발생한 블록화 현상을 제거한다. 현재 다양한 모바일 시스템에서 UHD 영상 서비스를 지원하지만 전력 소모가 높은 단점이 있다. 제안하는 저전력 디블록킹 필터 하드웨어 구조는 필터를 적용하지 않을 때 내부 모듈에 클록을 차단하여 전력 소모를 최소화 하였다. 또한, 낮은 동작 주파수에서 높은 처리량을 위해 4개의 병렬 필터 구조를 가지며, 각 필터는 4단 파이프라인으로 구현하였다. 제안하는 디블록킹 필터 하드웨어 구조는 65nm CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 52.13K개의 게이트로 구현되었다. 또한, 110MHz의 동작 주파수에서 8K@84fps의 실시간 처리가 가능하며, 동작 전력은 6.7mW이다.

• Journal of Information Processing Systems
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• 제5권4호
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• pp.187-196
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• 2009

This paper presents compact cryptographic hardware architecture suitable for the Mobile Trusted Module (MTM) that requires low-area and low-power characteristics. The built-in cryptographic engine in the MTM is one of the most important circuit blocks and contributes to the performance of the whole platform because it is used as the key primitive supporting digital signature, platform integrity and command authentication. Unlike personal computers, mobile platforms have very stringent limitations with respect to available power, physical circuit area, and cost. Therefore special architecture and design methods for a compact cryptographic hardware module are required. The proposed cryptographic hardware has a chip area of 38K gates for RSA and 12.4K gates for unified SHA-1 and SHA-256 respectively on a 0.25um CMOS process. The current consumption of the proposed cryptographic hardware consumes at most 3.96mA for RSA and 2.16mA for SHA computations under the 25MHz.

• 정보학연구
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• 제3권1호
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• pp.117-124
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• 2000

본 논문은 설계 자동화를 위한 저전력 하드웨어 할당 알고리듬을 제안한다. 제안한 알고리듬은 스케줄링의 결과를 입력으로 받아들이고, 각 기능 연산자에 연결된 레지스터 및 연결 구조가 최대한 공유하도록 제어스텝마다 연산과 기억 소자의 상호 연결 관계를 고려하여 기능 연산자, 연결 구조 및 레지스터 할당한다. 또한 자원의 수를 최대로 줄임으로써 할당 과정동안 저전력의 요소인 캐패시턴스를 동시에 줄인다. 제안된 알고리듬은 비교 실험을 통하여 기존의 저전력을 고려하지 않은 방식들과 비교함으로서 본 논문의 효율성 을 보인다.

• 대한전자공학회논문지TC
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• 제44권1호
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• pp.62-68
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• 2007

디지털 멀티미디어 방송 (DMB)에 사용되는 영상 압축 기법인 H.264는 기존 기법에 비해 매우 높은 압축률을 보이지만 요구되는 하드웨어 크기 및 전력 소모도 기존 기법의 $3{\sim}5$배에 달한다. 따라서 상업적인 디지털 멀티미디어 방송 단말기를 위해서는 하드웨어 크기 및 전력 소모를 크게 줄인 H.264 복호기 SoC가 필수적이다. 본 논문에서는 H.264 복호기 SoC를 구성하는 주요 블록의 저전력 설계 및 구현에 대해 논한다.

• 정보와 통신
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• 제25권12호
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• pp.10-18
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• 2008

In this paper, we present a low-power design of H.264 codec based on dedicated hardware and software solution on EMP(ETRI Multi-core platform). The dedicated hardware scheme has reducing computation using motion estimation skip and reducing memory access for motion estimation. The design reduces data transfer load to 66% compared to conventional method. The gate count of H.264 encoder and the performance is about 455k and 43Mhz@30fps with D1(720x480) for H.264 encoder. The software solution is with ASIP(Application Specific Instruction Processor) that it is SIMD(Single Instruction Multiple Data), Dual Issue VLIW(Very Long Instruction Word) core, specified register file for SIMD, internal memory and data memory access for memory controller, 6 step pipeline, and 32 bits bus width. Performance and gate count is 400MHz@30fps with CIF(Common Intermediated format) and about 100k per core for H.264 decoder.