• 대한전자공학회논문지TC
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• 제44권6호
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• pp.1-8
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• 2007

한정된 배터리 전원을 사용하는 무선 센서 네트워크에서 노드의 수명유지를 위해 전력 소모량은 매우 중요한 문제이다. 전력소모를 줄이기 위해 저전력 RF 통신을 사용함으로써 무선 센서 네트워크의 에러 발생률이 증가하게 된다. 본 논문에서는 무선 센서 네트워크의 오류 정정 부호 사용과 그에 따른 전력 소모량을 분석하였다. 오류 정정 부호는 변 복조 과정에서 소모되는 저려 소모가 있지만, 부호화 이득을 통해 전송 에너지를 절약할 수 있다. 센서 노드의 특성상 전송 에너지는 프로세서의 계사에 소모되는 에너지보다 큰 비중을 차지하고 있다. 본 논문에서는 낮은 전송 전력으로 전송한 데이터를 짧은 구속장의 Viterbi 알고리즘을 적용하여 오류 정정을 할 경우 단순한 ARQ(Auto Repeat Request) 방식을 사용할 경우보다 최대 20%의 재전송 횟수의 감소와 18%의 전력 소모의 감소를 분석하였다.

• 전자공학회논문지CI
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• 제43권5호
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• pp.1-7
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• 2006

본 논문에서는 임베디드 시스템에서 사용되는 대표적 저전력 마이크로컨트롤러인 ATmega128을 대상으로 명령어 레벨의 소모전류를 측정, 모델링하였다. 마이크로컨트롤러가 소모하는 전류는 메모리의 접근 유무에 의해 차이가 나며, 메모리 접근 명령어가 메모리 비접근 명령어에 비해 내부 메모리 기준으로 17% 더 높은 전류소모를 나타낸다. 프로그램의 메모리 접근 명령어 사용빈도가 높을수록, 메모리 계층구조에서 낮은 계층의 정보를 접근할수록 프로그램의 전력소모는 비례한다고 관찰된다. 본 논문에서는 명령어 레벨의 소모전류모델화를 통하여 실제 프로그램의 전력소모를 예측, 분석하고 메모리 접근 명령어의 비율을 줄이는 방향으로 프로그램의 전력소모를 최적화한다. 또한 마이크로컨트롤러 기반 시스템에서 프로그램 실행 전력을 최적화할 수 있는 기법을 하드웨어와 소프트웨어 측면에서 다양하게 제안한다.

• 전기전자학회논문지
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• 제12권1호
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• pp.27-33
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• 2008

The demand of wireless communication is increased rapidly due to the development of wireless communication systems, and many people have the great interest about the "RF system". The trend of the RF audio system is to design the system with less power consumption. In this paper, we explain the Software Algorithm Design of RF systems that is suitable for low power consumption.

• 한국지능시스템학회논문지
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• 제20권6호
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• pp.793-798
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• 2010

본 논문에서는 소비 에너지 분석을 통한 이족보행로봇의 저전력 보행 보정 기법을 제안하였다. 먼저 이족 로봇의 보행 기본자세의 각 축별 소비 에너지를 분석하여 소비 에너지를 절감하는 기본 보행 자세를 구현하였다. 이족 로봇의 보행 기본자세를 무릎 구부리는 자세로 정하여 소비에너지를 줄이고, 무게중심을 낮추어 자세 안정성을 향상하였다. 이족로봇의 보행시 모터 전류를 측정하여 좌우 다리의 소비 전력을 분석하고, 이를 바탕으로 좌우 에너지 불균형을 제거하도록 보행 자세를 보정하였다. 보행 기본자세의 좌우 소비 전력을 고르게 분포시키게 자세를 보정함으로서 전체 소비 에너지를 감소시키고, 로봇의 좌우 자세 균형을 맞추어 보행시 안정성을 향상하였다. 제안한 소비 에너지 분석을 통한 저전력 보행 구현 방법은 임베디드시스템 기반의 소형 이족 로봇을 실제 제작하여 보행 실험을 통해 성능을 검증하였다.

• 전자공학회논문지D
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• 제36D권5호
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• pp.1-10
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• 1999

저전력으로 동작하고 24리드 SSOP에 실장할 수 있는 2.4 GHz 송수신 MMIC를 1.0㎛ 이온주입 MESFET공정으로 제작하였다. 이MMIC는 송신모드일 때 2.44 GHz에서 3.9 mA의 전류를 소모하였으며 이때 변환이득은 7.5㏈, 출력 IP3는 -3.5 ㏈, 잡음지수는 3.9㏈이었다. 수신모드일 때는 소모전류 2.0mA로 전압검출도 6.5 mV/μW를 나타내었다. 그동안 발표된 다른 MMIC가 우수한 성능을 가지고 있음을 알 수 있었으며 2.4 GHz의 ISM 대역에서 간단한 방식의 무선랜, WLL, RFID 등으로 응용될 것이 기대된다.

• 한국전자통신학회논문지
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• 제14권6호
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• pp.1145-1152
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• 2019

본 논문에서는 디지털 회로와 저소비전력 및 고속연산의 장점을 가진 아날로그 회로를 혼용하기 위하여, 저전력 전류모드 12비트 ADC(: Analog to Digital Converter)를 제안하였다. 제안하는 12비트 ADC는 4비트 ADC의 cascade 구조를 사용하여 소비전력을 줄일 수 있었으며, 변환 current mirror 회로를 사용해 칩면적을 줄일 수 있었다. 제안된 ADC는 매그나칩/SK하이닉스 350nm 공정으로 구현하였고, Cadence MMSIM을 사용하여 post-layout simulation를 진행하였다. 전원전압 3.3V에서 동작하고, 면적은 318㎛ x 514㎛를 차지하였다. 또한 제안하는 ADC는 평균 소비전력 3.4mW의 저소비전력으로 동작하는 가능성을 나타내었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권2호
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• pp.159-165
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• 2016

Recently, active efforts are being made for future Si CMOS technology by various researches on emerging devices and materials. Capability of low power consumption becomes increasingly important criterion for advanced logic devices in extending the Si CMOS. In this work, a junctionless field-effect transistor (JLFET) with ultra-thin poly-Si (UTP) channel is designed aiming the sub-10-nm technology for low-power (LP) applications. A comparative study by device simulations has been performed for the devices with crystalline and polycrystalline Si channels, respectively, in order to demonstrate that the difference in their performances becomes smaller and eventually disappears as the 10-nm regime is reached. The UTP JLFET would be one of the strongest candidates for advanced logic technology, with various virtues of high-speed operation, low power consumption, and low-thermal-budget process integration.

• 전자공학회논문지CI
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• 제44권1호
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• pp.1-9
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• 2007

임베디드 프로세서는 총 에너지소모량 가운데 대략 40% 이상을 캐시에서 소모하고 있으므로 에너지-효율적 고성능 데이터 캐시 구조를 필요로 한다. 본 논문에서는 임베디드 프로세서를 위한 저전력 선인출 데이터캐시 구조를 제안하였다. 제안한 데이터캐시 구조는 선인출장치(prefetching unit)를 포함한 기존 데이터캐시 구조에 태그히스토리 테이블(tag history table)을 구비함으로써 요구인출 및 선인출시 발생하는 태그메모리 병렬탐색 횟수를 감소시켰다. 이와 같은 전략적인 캐시 구조는 적은 하드웨어 비용으로 병렬탐색을 위한 전력소모를 현저히 줄일 수 있다. 실험을 통하여 제안한 데이터캐시 구조가 기존 선인출 데이터캐시 구조와 동일한 성능을 유지하면서 낮은 전력을 요구함을 확인하였다.

• 대한임베디드공학회논문지
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• 제9권2호
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• pp.75-80
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• 2014

Energy consumption of sensor nodes is minimized because it has limited energy generator in wireless sensor network. Electronic shelf label system is one of application fields using wireless sensor networks. Battery size of small apparatus for displaying price is restricted. Therefore its current consumption have to be minimized. Furthermore the method for minimization of peak current would be considered because life cycle of coin battery used to display or RF is vulnerable to intensity of drain current. In this paper, we analyze current consumption pattern of low-power electronic shelf label system. Then we propose the method for minimization of current consumption by modification of software and hardware. Current consumption of the system using proposed method are approximately 15 to 20 percent lower than existing system and the life cycle of the system is approximately 10 percent higher than existing system.

• ETRI Journal
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• 제30권3호
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• pp.451-460
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• 2008

Recently, the power consumption of integrated circuits has been attracting increasing attention. Many techniques have been studied to improve the power efficiency of digital signal processing units such as fast Fourier transform (FFT) processors, which are popularly employed in both traditional research fields, such as satellite communications, and thriving consumer electronics, such as wireless communications. This paper presents solutions based on parallel architectures for high throughput and power efficient FFT cores. Different combinations of hybrid low-power techniques are exploited to reduce power consumption, such as multiplierless units which replace the complex multipliers in FFTs, low-power commutators based on an advanced interconnection, and parallel-pipelined architectures. A number of FFT cores are implemented and evaluated for their power/area performance. The results show that up to 38% and 55% power savings can be achieved by the proposed pipelined FFTs and parallel-pipelined FFTs respectively, compared to the conventional pipelined FFT processor architectures.