• 제목/요약/키워드: Low Density Parity Check Code

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홀로그래픽 데이터 저장장치 시스템에서 오류요인에 따른 LDPC 곱부호의 성능 (Performance of LDPC Product Code According to Error Factors on Holographic Data Storage System)

  • 정성권;이재진
    • 전자공학회논문지
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    • 제54권5호
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    • pp.3-7
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    • 2017
  • 홀로그래픽 데이터 저장장치 시스템은 데이터를 줄 단위로 처리하는 것이 아닌 홀로그래픽 매질에 페이지 단위로 처리하기 때문에 빠른 접근 시간, 고용량, 높은 전송 속도의 장점을 갖는다. 하지만 고밀도 저장장치일수록 물리적인 영향에 의해 발생되는 연집오류의 길이는 기존의 저장장치보다 더욱 크다. 본 논문에서는 두 개의 LDPC 부호를 이용한 곱부호 방식을 사용하여 연집오류의 해결 성능을 알아본다. 제안하는 곱부호는 유사한 코드율 일 때, 코드율이 낮은 하나의 LDPC를 사용하는 하는것 보다 코드율이 높은 두개의 LDPC 부호를 이용하는 것이 더 좋은 성능을 보였다. 또한 2차원 인접 심볼간 간섭 및 어긋남이 발생하여도 성능을 향상시킬 수 있다.

멀티-기가비트 WPAN 시스템을 위한 고속 QC-LDPC 복호기 구조 (High-Throughput QC-LDPC Decoder Architecture for Multi-Gigabit WPAN Systems)

  • 이한호;사부흐
    • 전자공학회논문지
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    • 제50권2호
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    • pp.104-113
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    • 2013
  • 60GHz 멀티-기가비트 WPAN 시스템을 위한 고속 QC-LDPC 복호기의 구조를 제안한다. 제안한 QC-LDPC 복호기 설계를 위하여 4 블록-병렬 계층 복호 기술과 fixed wire network 기술이 적용 되었다. 2단 파이프라이닝과 4 블록-병렬 계층 복호기술은 동작 주파수와 데이터 처리량을 개선시키는데에 큰 효과가 있다. 또한 본 제안한 복호기 구조에서 스위치 네트워크를 구현하여 위하여 fixed wire network로 간단하게 구현될 수 있으면 하드웨어 복잡도를 크게 감소시킬 수 있다. 제안한 672-비트, rate-1/2인 QC-LDPC 복호기 구조는 90-nm CMOS 표준 셀을 이용해 설계 및 합성하였다. 성능 분석 결과 제안한 QC-LDPC 복호기 구조는 794K 게이트를 가지며 클락 속도 290MHz 에서 작동한다. 12-iteration일 때 데이터 처리율은 3.9 Gbps 이며 60GHz WPAN 시스템에 적용되어 사용 될 수 있다.

페이딩 채널에서 LDPC 부호화 OFDM에 대한 연구 (Study on Low Density Parity Check Coded OFDM on Fading channel)

  • 강희훈;이영종;한완옥
    • 대한전자공학회논문지TE
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    • 제42권3호
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    • pp.51-56
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    • 2005
  • 본 논문에서는 페이딩 채널 환경하에서 OFDM의 BER성능을 개선시키기 위해서 LDPC 부호화된 OFDM 시스템을 제안한다. LDPC 부호는 Sum-Product 알고리즘이나 Belief Propagation 알고리즘으로 알려진 확률적인 전파(Propagation) 알고리즘에 의해서 복호된다. LDPC 부호가 OFDM 시스템에 적용될 때 복호 알고리즘을 수행함에 있어서 복호 횟수를 거듭할수록 성능이 개선된다. 이동통신 시스템에서는, 높은 대역 효율을 요구하므로 다중레벨 변조가 사용된다. 그러나 다중레벨 변조를 갖는 OFDM에 LDPC 부호를 어떠한 방식으로 적용할 것인지에 대해서 명료하지 못하다. 따라서 본 논문에서는 MPSK를 사용한 LDPE Coded OFDM 시스템에 대한 복호 알고리즘에 대해서 언급한다. AWGN 채널 환경과 레일리 페이딩 채널 환경에서의 시뮬레이션 결과는 작은 반복 횟수에 대해서 좋은 BER 성능을 나타낸다.

Effective identification of dominant fully absorbing sets for Raptor-like LDPC codes

  • Woncheol Cho;Chanho Yoon;Kapseok Chang;Young-Jo Ko
    • ETRI Journal
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    • 제45권1호
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    • pp.7-17
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    • 2023
  • The error-rate floor of low-density parity-check (LDPC) codes is attributed to the trapping sets of their Tanner graphs. Among them, fully absorbing sets dominantly affect the error-rate performance, especially for short blocklengths. Efficient methods to identify the dominant trapping sets of LDPC codes were thoroughly researched as exhaustively searching them is NP-hard. However, the existing methods are ineffective for Raptor-like LDPC codes, which have many types of trapping sets. An effective method to identify dominant fully absorbing sets of Raptor-like LDPC codes is proposed. The search space of the proposed algorithm is optimized into the Tanner subgraphs of the codes to afford time-efficiency and search-effectiveness. For 5G New Radio (NR) base graph (BG) 2 LDPC codes for short blocklengths, the proposed algorithm finds more dominant fully absorbing sets within one seventh of the computation time of the existing search algorithm, and its search-effectiveness is verified using importance sampling. The proposed method is also applied to 5G NR BG1 LDPC code and Advanced Television Systems Committee 3.0 type A LDPC code for large blocklengths.

7.7 Gbps Encoder Design for IEEE 802.11ac QC-LDPC Codes

  • Jung, Yong-Min;Chung, Chul-Ho;Jung, Yun-Ho;Kim, Jae-Seok
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제14권4호
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    • pp.419-426
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    • 2014
  • This paper proposes a high-throughput encoding process and encoder architecture for quasi-cyclic low-density parity-check codes in IEEE 802.11ac standard. In order to achieve the high throughput with low complexity, a partially parallel processing based encoding process and encoder architecture are proposed. Forward and backward accumulations are performed in one clock cycle to increase the encoding throughput. A low complexity cyclic shifter is also proposed to minimize the hardware overhead of combinational logic in the encoder architecture. In IEEE 802.11ac systems, the proposed encoder is rate compatible to support various code rates and codeword block lengths. The proposed encoder is implemented with 130-nm CMOS technology. For (1944, 1620) irregular code, 7.7 Gbps throughput is achieved at 100 MHz clock frequency. The gate count of the proposed encoder core is about 96 K.

다중 레벨 LDPC 부호의 설계 및 성능 분석 (Design and Performance Evaluation of Multilevel LDPC Codes)

  • 이광재;;;이문호
    • 한국전자파학회논문지
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    • 제15권1호
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    • pp.51-59
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    • 2004
  • 본 논문에서는 LDPC에 근거한 semi-BICM 기법에 의해 다중 레벨 부호화(MLC)를 설계한다. 기존의 설계와는 다르게 그레이 매핑에 의해 MLC와 BICM을 결합함으로써 서로 다른 부호율(code rate)의 다수의 등가 채널상에서의 멀티미디어 데이터 전송이 가능하다. AWCN 채널용량에 매우 가까운 SNR에서 양호한 성능을 얻기 위해 랜덤 레귤러 LDPC 부호와 단순한 SA-LDPC 부호를 병렬 독립 복호가 가능한 MLC 부호로서 고찰하였다. 또한, 제안방식은 멀티미디어 통신시스템을 위한 전력 및 대역폭 효율을 얻을 수 있음을 수치해석 결과를 이용하여 나타내었다.

MIMO 채널에서 LLR 추정을 위한 저 계산량 알고리즘 (Low Computational Algorithm for Estimating LLR in MIMO Channel)

  • 박태두;김민혁;김철승;정지원
    • 한국정보통신학회논문지
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    • 제14권12호
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    • pp.2791-2797
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    • 2010
  • 차세대 무선통신에서는 다양한 서비스, 높은 신뢰도와 함께 빠른 전송속도를 요구한다. 이러한 요구를 만족시키기 위해서 MIMO 시스템과 LDPC 부호를 결합하는 방법에 대한 많은 연구가 이루어지고 있다. MIMO 시스템과 LDPC 부호의 결합시 LDPC 복호기에는 각 채널에서 수신되는 정보를 이용하여 연판정된 비트를 LDPC 복호기에 입력되어야 한다. 기존의 방식은 모든 수신된 신호를 이용하여 연판정된 비트를 분리하여 많은 계산량이 필요로 하는데, 본 논문에서는 후보 벡터를 이용하여 성능의 감소없이 연판정된 비트를 분리하여 최대 61%의 계산량을 감소하는 방식을 제시하였다.

DVB-S2 시스템을 위한 저복잡도 LDPC 복호 알고리즘 (Low Computational Complexity LDPC Decoding Algorithms for DVB-S2 Systems)

  • 정지원
    • 한국전자파학회논문지
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    • 제16권10호
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    • pp.965-972
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    • 2005
  • 본 연구에서는 DTV, HDTV 서비스를 동시에 제공하는 차세대 위성 방송시스템의 표준안인 DVB-S2에서 채널 부호화 알고리즘으로 채택한 LDPC 부호의 복호 알고리즘에 대해 연구를 하였다. 샤논의 한계에 근접하기 위해서는 큰 블록 사이즈의 LDPC 부호어 길이와 많은 반복 횟수를 요구한다. 이는 많은 계산량을 요구하며, 그리고 이에 따른 전력 소비량(power consumption)을 야기시키므로 본 논문에서는 세 가지 형태의 low complexity LDPC 복호 알고리즘을 제시한다. 첫째로 큰 블록 사이즈와 많은 반복 회수는 많은 계산량과 power 소모량을 요구하므로 성능 손실 없이 반복 횟수를 줄일 수 있는 SUBSET 방법을 이용한 복호 알고리즘, 둘째로 early stop 알고리즘에 대해 연구하였고, 셋째로 비트 노드 계산과 체크 노드 계산시 일정한 신뢰도 값보다 크면 다음 반복시 계산을 하지 않는 early detection 알고리즘에 대해 연구하였다.

전 병렬구조 기반 8.1 Gbps 고속 및 다중 모드 QC-LDPC 복호기 (8.1 Gbps High-Throughput and Multi-Mode QC-LDPC Decoder based on Fully Parallel Structure)

  • 정용민;정윤호;이성주;김재석
    • 전자공학회논문지
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    • 제50권11호
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    • pp.78-89
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    • 2013
  • 본 논문은 전 병렬구조를 기반으로 고속으로 동작하며 다중 모드를 지원하는 quasi-cyclic (QC) low-density parity-check(LDPC) 복호기를 제안한다. 제안하는 QC-LDPC 복호기는 고속 throughput을 지원하기 위하여 전 병렬구조를 기반으로 설계되었다. 전 병렬구조를 사용함에 따라 발생하는 인터커넥션의 복잡도 문제는 broadcasting 기반의 sum-product 알고리즘의 사용과 저복잡도 순환 쉬프트 네트워크를 제안함으로써 해결하였다. 또한, 전 병렬구조에서 체크 노드 프로세서와 변수 노드 프로세서의 사용량이 많아 발생하는 복잡도 문제를 제안하는 결합된 체크 및 변수 노드 프로세서를 통하여 해결하였다. 제안하는 QC-LDPC 복호기는 라우팅 방식의 인터커넥션 네트워크, 다중 모드를 지원하는 결합된 체크 및 변수 노드 프로세서와 순환 쉬프트 네트워크를 통하여 다중 모드를 지원할 수 있다. 제안하는 QC-LDPC decoder는 100 MHz 클락 주파수로 동작하며, 다중 모드를 지원하고 (1944, 1620) QC-LDPC 부호에 대해서 8.1 Gbps의 throughput을 지원한다.

차세대 통신 시스템을 위한 오류 정정 부호

  • 박호성;노종선
    • 정보와 통신
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    • 제29권8호
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    • pp.26-33
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    • 2012
  • 차세대 통신 시스템에서는 고속 데이터 전송을 위해 다수의 송신자와 수신자가 네트워크를 구성하여 정보를 주고 받는 다자간 협력 통신을 가정한다. 이러한 상황에 적합한 오류 정정 부호로 이미 탁월한 오류 정정 능력을 검증 받은 저밀도 패리티 체크 (low-density parity-check, LDPC)부호, 이진 입력 이산 비기억 (discrete memoryless) 채널에서 무한한 길이에 대하여 채널 용량 (channel capacity)을 달성하는 것으로 알려진 극 부호 (polar code), 아직은 많이 개발되지 않았지만 보다 높은 전송률을 달성할 수 있는 다중점 (multiple point) 채널에서의 새로운 부호 등이 거론될 수 있다. 본고에서는 이러한 차세대 통신 시스템을 위한 오류 정정 부호들에 대해서 기본 이론과 최근 연구 동향, 그리고 향후 연구 방향 등을 소개하도록 한다.