• 한국통신학회논문지
• /
• 제26권12C호
• /
• pp.255-260
• /
• 2001

본 논문에서는 새로운 locking 알고리즘을 사용하여 저전력의 특정을 가지면서 locking 속도가 빠른 Register Controlled DLL(Delay-Locked Loop)을 설계하였다. Locking 속도의 향상을 위해 제안한 알고리즘은 coarse와 fine controller를 각각 동작시키는 것으로, phase detector에서 출력되는 up/down 신호를 먼저 coarse controller에 인가하여 외부 클럭과 내부 클럭의 큰 위상차를 줄이고, coarse controller를 고정시킨 상태에서 up/down 신호를 fine controller에 인가하여 미세 지연 시간을 조정하도록 하는 것이다. 또한 제안한 DLL은 dual controller를 사용하지만 locking 동작시 한 개의 controller만 동작하므로 소비 전력을 줄일 수 있었으며 lock indicator를 사용하여 좋은 지터 특성을 보였다. 제안한 DLL은 0.6 $\mu\textrm{m}$ CMOS 공정 파라메타를 이용하여 설계하였고, SPICE 모의실험결과 50 MHz에서 200MHz가지 동작하였다. 200MHz 동작시 소비되는 전류는 15mA이며 모든 주파수에서 7 주기 이내에 locking 되었다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
• /
• 제14권1호
• /
• pp.111-115
• /
• 2008

버퍼오버런 분석기가 루프안에서 발생시키는 허위경보를 간편하고도 효율적으로 줄이는 방법과 경험을 소개한다. 버퍼오버런 분석기는 루프와 배열을 많이 사용하는 프로그램을 분석할 때 많은 허위경보를 발생시킨다. 우리는 먼저 루프를 많이 사용하는 프로그램인 임베디드 프로그램과 암호화 관련 프로그램들에서 발생하는 허위경보를 조사하여 허위경보를 일으키는 루프의 패턴을 조사했다. 그 다음에 그 루프에 특화된 간단하고 효율적인 재분석기를 고안하였다. 우리가 제안하는 재분석기는 분석기가 분석을 끝낸 후 내 놓는 분석결과를 보고 재분석할 목표가 되는 루프만을 찾아서 초벌분석보다 더 정교한 분석을 하여 허위경보를 안전하게 제거한다. 버퍼오버런 분석기인 아이락에 구현하여 실험해본 결과 전체 루프 관련 허위경보 중 32% 가량이 제거되었다.

• Journal of Power Electronics
• /
• 제18권5호
• /
• pp.1523-1535
• /
• 2018

High-performance Phase-Locked Loops (PLLs) are critical for grid synchronization in grid-tied power electronic applications. In this paper, a new single-phase All Digital Phase-Locked Loop (ADPLL) is proposed. It features fast transient response and good robustness under distorted grid conditions. It is designed for Field Programmable Gate Array (FPGA) implementation. As a result, a high sampling frequency of 1MHz can be obtained. In addition, a new OSG is adopted to track the power frequency, improve the harmonic rejection and remove the dc offset. Unlike previous methods, it avoids extra feedback loop, which results in an enlarged system bandwidth, enhanced stability and improved dynamic performance. In this case, a new parameter optimization method with consideration of loop delay is employed to achieve a fast dynamic response and guarantee accuracy. The Phase Detector (PD) and Voltage Controlled Oscillator (VCO) are realized by a Coordinate Rotation Digital Computer (CORDIC) algorithm and a Direct Digital Synthesis (DDS) block, respectively. The whole PLL system is finally produced on a FPGA. A theoretical analysis and experiments under various distorted grid conditions, including voltage sag, phase jump, frequency step, harmonics distortion, dc offset and combined disturbances, are also presented to verify the fast dynamic response and good robustness of the ADPLL.

• 한국광학회지
• /
• 제8권5호
• /
• pp.426-430
• /
• 1997

개회로 구성 광섬유 자이로스코프(FOG)를 위한 폐회로 신호처리의 가능성을 밝히기 위한 신호처리기를 제작하였다. 이 신호처리기는 종래의 위상추적 신호처리 방식을 전디지털로 구현한 것으로서 광검출기의 출력단에서 곧바로 디지털로 변환하여 신호처리함으로써 잡음에 강한 FOG용 신호처리기로 동작할 수 있다. 또 이 신호처리기는 위상편이량 $2\pi$ 범위에서 최대 36비트의 분해능력을 가져 가장 분해능이 높은 신호처리기가 될 가능성이 있으며, 크기가 $2\pi$ 이상인 위상편이량도 측정할 수 있다. 제작된 신호처리기를 전 광섬유 FOG에 적용한 결과 적분시간이 1초일 때 위상차 분해능은 $3\mu$rad(회전율 0.74deg/hr에 해당)로서 지구의 자전속도를 충분히 확인할 수 있는 정도였다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
• /
• pp.267-269
• /
• 2007

PLL(Phase Locked Loop) are widely used circuit technique in modern electronic systems. In this paper, We propose the low voltage and high speed PLL. We design the PFD(Phase Frequency Detector) by using TSPC (True Single Phase Clock) circuit to improve the performance and solve the dead-zone problem. We use CP(Charge Pump} and LP(Loop filter) for Negative feedback and current reusing in order to solve current mismatch and switch mismatch problem. The VCO(Voltage controlled Oscillator) with 5-stage differential ring oscillator is used to exact output frequency. The divider is implemented by using D-type flip flops asynchronous dividing. The frequency divider has a constant division ratio 32. The frequency range of VCO has from 200MHz to 1.1GHz and have 1.7GHz/v of voltage gain. The proposed PLL is designed by using 0.18um CMOS processor with 1.8V supply voltage. Oscillator's input frequency is 25MHz, VCO output frequency is 800MHz and lock time is 5us. It is evaluated by using cadence spectra RF tools.

• 대한전자공학회논문지
• /
• 제12권3호
• /
• pp.20-25
• /
• 1975

추상고정 loop (PLL)를 사용하여 안정화시킨 징파 발진기를 개발하였다. 체내제작이라는 관점에서 특수 기봉가공을 한 특수자재 cavity를 사용한 자파수 안정화보다 PLL방법을 채택하였다. 입력 주파수가 다른 두 신호과 위상을 직접 비교할 수 있는 위상검파기로서 sampler와 저주파 filter를 사용할 수 있음을 보였으며, 이 목적에 맞는 약 4 GHz 대까지 sample 할 수 있는 sampler를 개발하였다. 2.16 GHz 대에서 출력이 120mW 이상인 징파발진기를 VCO로 사용하고, 110MHz대에서 발진하는 수품판 발진기를 기준발진기로서 사용한 PLL system으로 약 10-6 정도의 주파수 안정도를 얻을 수 있었다. 발진기 system의 capturing range는 search oscillator를 사용함으로써 lock-in-range인 10MHz대를 얻을 수 있었다.

• 대한전자공학회논문지
• /
• 제20권4호
• /
• pp.55-60
• /
• 1983

입력신호와 비교신호와의 시간오차를 다치 양자화하는 시간 오차 검출기(TED)를 고찰하여 새로운 형태의 디지탈 위상고정회로(DPLL)를 제안하고 성능을 해석하였다. 본 논문에서 고안된 TED는 선형적인 특성을 갖게 되므로 DPLL의 동작은 선형 차분 방정식으로 해석된다. 잡음이 없는 경우에, 유도된 시스템 방정식을 해석하여 제안된 DPLL 입력신호의 초기 시간차이에 관계없이 입력신호의 위상과 주파수를 추적할 수 있는 조건 및 그에 따른 주파수 추적 범위를 구했으며 타이밍 에러 플레인(timing error plane) 방법 및 컴퓨터 시뮬레이션을 통해 앞에서 해석된 결과들이 잘 일치함을 보였다.

• 한국군사과학기술학회지
• /
• 제19권3호
• /
• pp.379-386
• /
• 2016

In this paper, phase noise analysis result for 2.4 GHz PLL(phase locked loop) using SPD(sample phase detector) is proposed. It can be used for high performance frequency synthesizer's LO(local oscillator) to extend output frequency range or for LO of offset PLL to reduce a division rate or for clock signal of DDS(direct digital synthesizer). Before manufacturing, theoretical estimation of PLL's phase noise performance should be performed. In order to calculate phase noise of PLL using SPD, Leeson model is used for modeling phase noise of VCO(voltage controlled oscillator) and OCXO(ovened crystal oscillator). After theoretically analyzing phase noise of PLL, optimized loop filter bandwidth was determined. And then, phase noise of designed loop filter was calculated to find suitable OP-Amp. Also, the calculated result of phase noise was compared with the measured one. The measured phase noise of PLL was -130 dBc/Hz @ 10 kHz.

• 대한전자공학회논문지SP
• /
• 제44권5호
• /
• pp.45-53
• /
• 2007

DTV수신기에서 송신신호를 완벽하게 복원하기 위해서는 채널의 영향으로 인해 파일롯의 위치가 바뀌고 위상이 틀어지는 것을 보상해주는 반송파 주파수 동기와 샘플링 클락 주파수와의 위상오차로 인해 발생하는 샘플링 타이밍 오차를 보상하는 심볼 타이밍 동기가 모두 획득되어야 한다. 심볼 타이밍 동기부는 일반적으로 다중레벨을 가지는 신호에 사용되는 가드너(Gardner)방법을 사용한다. 가드너 방법은 매 심볼마다 타이밍 에러성분을 추출하므로 다중경로 채널에서 타이밍동기를 추적하면서 유지하는데 유리한 방식이다. 본 논문에서는 가드너 방법에서 에러를 검출하기 위해 사용되는 가드너 타이밍 에러 검출기(Timing Error Detector)가 수신파워레벨이 기준 파워레벨에서 크게 벗어날 경우 동기를 획득할 수 없는 문제점을 해결하기 위해 1단계로 가드너 타이밍 에러 검출기 블록 앞에 수신파워레벨을 계산하여 보정하는 블록을 추가하여 수신파워레벨을 보정한다. 2단계로 반송파 주파수동기와 심볼타이밍동기에 사용되는 PLL(Phase Locked Loop)회로의 빠른 동기 획득과 동기 획득 후 지터량을 줄이기 위하여 루프필터의 출력 값의 평균을 이용하여 옵셋량을 추정하여 추정된 옵셋의 변화율에 따라 단계적 대역폭을 가지는 적응적인 루프필터를 반송파 주파수 동기 회로와 심볼 타이밍동기 회로에 적용함으로써 최적의 동기성능을 얻는다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2002년도 하계학술대회 논문집 B
• /
• pp.1283-1285
• /
• 2002

This study is developed vehicle information detector using loop and piezo sensors. This study would analyze the over all problems concerning our road conditions, environmental matters and unique features of our traffic matters; moreover, with these it would develope the hardware, software, car classification algorithm applied by artificial intelligence and traffic monitoring program which can be easily fixed. This can be divided into traffic detecting algorithm and car classification algorithm. Especially, we have developed the car classification algorithm used by C-means Fuzzy Clustering method.