• 전자공학회논문지SC
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• 제44권5호
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• pp.62-70
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• 2007

본 논문에서는 일정 토크영역에서 승압형 PFC 컨버터와 직접토크제어(DTC) 방법을 사용하여 BLDC 모터의 구동 시스템을 DSP(TMS320F2812)로 구현하였다. 기존의 6단계 PWM 전류제어와 달리 미리 정한 샘플시간 마다 간단한 look-up 표로부터 2상 도통 모드에 대한 인버터의 전압 상태 벡터를 설정함으로써 원하는 전류파형을 만들었으며 이로부터 기존의 전류제어기보다 훨씬 빠른 토크 응답특성을 얻을 수 있었다. 또한 BLDC 모터의 비 이상적인 사다리형 역기전력에 의해 발생되는 저주파 토크변동을 저감하기 위하여 위치 loop-up 표를 사용하였다. 아울러 역률을 보정하기 위해 승압형 PFC 컨버터를 구성하였고 이 때 전파 정류된 입력전압과 출력전압, 인덕터의 전류에 의해 평균전류모드 제어 방식으로 80 kHz마다 PWM 듀티(duty)가 조절 되도록 하였다. 이와 같이 복잡한 제어 알고리즘은 초고속 DSP의 출현으로 PFC와 DTC 알고리즘이 동시에 제어가 가능하며, 본 논문에서는 DTC 알고리즘을 구현할 때 DSP의 일반 범용의 출력포트를 사용하여 구현하였고 단지 PFC에서만 1개의 PWM을 사용하여 디지털 제어기를 구현하였다. 실험을 통해 DTC 알고리즘과 PFC 컨버터를 이용한 BLDC 모터 구동 시스템의 타당성과 효용성을 보였고, 실험결과로부터 PFC 컨버터를 사용하지 않았을 때는 역률이 약 0.77이었으나 PFC 컨버터를 사용하였을 때는 부하변동에 관계없이 약 0.9997로 크게 향상됨을 확인하였다.

• 한국통신학회논문지
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• 제38C권10호
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• pp.928-936
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• 2013

3D crosstalk (크로스토크)는 입체영상 인지를 방해하는 요소 중의 하나이다. 입력 영상의 좌안에 반영되어야 하는 영상이 디스플레이 매체의 특성으로 인해 완전하게 분리되지 못하고 우안으로 나와 생기는 현상과 우안에 반영되어야 할 영상이 좌안에 반영되어 생기는 현상이다. 본 논문은 능동형 셔터 안경 방식을 사용하고 있는 PDP(plasma display panel)에서의 3D 동작 구조와 크로스토크 측정 방법 및 3D 크로스토크의 발생 원인을 살펴보고, 풀 화이트와 풀 블랙으로 측정하는 기존 3D 크로스토크를 계조 레벨 간 3D 크로스토크로 확장하였다. 본 논문은 PDP에서 입력 영상에 대한 룩업 테이블과 서브필드 맵핑을 조절하는 방법으로 계조 레벨 간 3D 크로스토크 줄이는 방법을 제시한다. 실험영상과 수치결과를 통하여 계조 레벨 간 3D 크로스토크의 감소 정도를 측정함으로써 제시된 방법을 검증한다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.1235-1238
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• 2004

Thresholding has been used to reduce the number of gray values in images. Typically, a single threshold value has been used, resulting in two gray level images. Image reduction of one single threshold value, however, may lose too much of the high-frequency edge information. Thus, dynamic thresholding that uses a different threshold for each pixel is preferred instead of using a single threshold value. Dynamic thresholding can preserve high frequency details as well as reduce the size of images. Since it takes long time to perform existing software dynamic thresholding in an embedded system, this paper proposes and implements a circuit by using a FPGA in order to perform a real-time dynamic thresholding,. The proposed circuit consists of two counters, and threshold look-up table, and control unit. The values of two counters determine each pixel position, the threshold look-up table converts each pixel value into other value, and the control unit generates necessary control signals. On arriving from a camera to the proposed circuit, each pixel is compared with its threshold value and is converted into other gray value. An image processing system by using the proposed circuit will be implemented and some experiments will be performed.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.53-60
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• 2009

로그 수체계 기반의 저전력/저면적 128점 FFT 프로세서를 수체계 변환 오차와 하드웨어 최소화 방법을 적용하여 설계하였다. FFT 프로세서의 핵심 연산인 복소수 승산과 가/갑산 연산을 기존의 2의 보수 수체계 대신 로그 수체계를 적용하여 가산기와 look-up table (LUT)로 구현하였으며, 이를 통하여 2의 보수 수체계 기반의 FFT 프로세서에 비해 약 21%의 게이트와 16%의 메모리를 감소시켰으며, 약 18%의 소비전력 감소가 얻어졌다. 설계된 LNS기 반 FFT 프로세서를 0.35 ${\mu}m$ CMOS 표준 셀로 합성한 결과, 33,910개의 게이트와 2,880 비트의 메모리로 구현되었으며, 60 MHz@2.5V로 동작하여 128점 FFT 연산에 2.13 ${\mu}s$ 가 소요되며, 평균 40.7 dB의 SQNR 성능을 갖는다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권1호
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• pp.131-144
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• 2015

An extensive investigation of the influence of gate engineering on the CNTFET switching, high frequency and circuit level performance has been carried out. At device level, the effects of gate engineering on the switching and high frequency characteristics for CNTFET have been theoretically investigated by using a quantum kinetic model. It is revealed that hetero - material - gate CNTFET(HMG - CNTFET) structure can significantly reduce leakage current, enhance control ability of the gate on channel, and is more suitable for use in low power and high frequency circuits. At circuit level, using the HSPICE with look - up table(LUT) based Verilog - A models, the performance parameters of circuits have been calculated and the optimum combinations of ${\Phi}_{M1}/{\Phi}_{M2}/{\Phi}_{M3}$ have been concluded in terms of power consumption, average delay, stability, energy consumption and power - delay product(PDP). We show that, compared to a traditional CNTFET - based circuit, the one based on HMG - CNTFET has a significantly better performance (SNM, energy, PDP). In addition, results also illustrate that HMG - CNTFET circuits have a consistent trend in delay, power, and PDP with respect to the transistor size, indicating that gate engineering of CNTFETs is a promising technology. Our results may be useful for designing and optimizing CNTFET devices and circuits.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 학술대회 논문집 정보 및 제어부문
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• pp.262-263
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• 2008

LCD 디바이스는 그 동작원리와 전기-광학적 특성에 의해 CRT와는 다른 감마곡선 특성을 갖고 있다. 대부분의 LCD디스플레이 디바이스들의 감마곡선은 CRT와는 달리 일관성을 갖지 않을 뿐 더러 흑백계조입력을 기준으로 하는 감마보정을 위해 RED, GREEN, BLUE 입력값을 세부적으로 조정할 때 각 계조입력에 대한 상관색온도가 일정한 값을 갖지 않아 LCD의 특성에 대한 모델링과 보정에 어려움이 있다. 또한, 애플사의 맥머신 그리고 실리콘 그래픽스사의 시스템과 같이 소정의 감마값을 전제로 해당 시스템의 내부참조테이블(internal look-up table)이 설계되어 각기 다른 시스템감마를 가지는 장치들에 의해 인코딩되어진 영상출력신호의 경우, 동일한 시스템을 갖추거나 시스템감마에 대한 역감마특성을 가진 디스플레이장치가 아닌 환경에서는 원본영상에 대한 왜곡은 더욱 커질 수 있다. 특히, 낮은 흑백계조입력에서의 색온도의 경우, 파장에 따라 서로 다른 감쇄성능을 가진 일반적인 컬러필터의 특성에 의한 누설광(light leakage)에 의해 결정되며, 이로 인해 색온도가 특정한 객을 띄는 현상이 발생한다. 본 논문에서는 LCD디스플레이의 감마곡선을 여러 가지 시스템감마에 대응할 수 있는 감마곡선예 일치시키고, 계조선형성을 동시에 개선하기 위하여 입력 디지털값과 삼자극치간 관계를 나타내는 여러 가지 컬러모델링 방법 중에서 PLCC(Piecewise Linear Interpolation assuming Constant Chromaticity coordinates)모델을 적용하고, 목표로 하는 감마곡선과 색온도를 만족하기 위한 새로운 입력값을 구한 후 이를 컬러참조테이블(color look-up table)예 적용하는 방법과 저계조에서의 색온도를 목표색온도에 근접시키는 방법을 제안한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 추계종합학술대회
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• pp.499-503
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• 2000

본 논문에서는 기존 2진 FFT(Fast fourier transform)에서 확장해 다치논리 연산기를 이용해서 고속 다치 FFT 연산기를 구현하였다. 이를 바탕으로 구현한 FFT 연산의 가산은 기존의 2치 FFT연산과 비교해 결선과 트랜지스터 개수도 반으로 줄어지는 효과가 있다. 캐리 전파없는 가산기를 구현하기 위해서 (0,1,2,3)의 과잉 디지트 집합을 이용한 과잉 양의 수 표현(Reduntandt Positive-digit number Representation)을 FFT 내부적으로 이용하였고 이로 인해 능동소자의 감소와 이를 연결하기 위한 결선의 감소의 효과가 있고 VLSI(Very large scale intergation)의 설계시 정규성과 규칙성으로 효과적이다. FFT의 가산동작을 위해서는 캐리전파없는 가산기를 사용하였고 그리고 곱셉작용을 위해서는 곰셉기의 연산시간이 길고 면적이 큼으로 간단한 수학적 동작을 위해서 다치 LUT(Look up table)을 이용해 곱셈의 역할을 대신하였다. 마지막으로 시스템의 호환을 위해 하이브리드형 다치 FFT 연산기를 설계하여 예로 제시하였다.

• 전력전자학회논문지
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• 제9권6호
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• pp.602-611
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• 2004

본 논문에서는 속도 오차의 최소화와 안정된 응답 특성을 가진 선형 영구자석형 동기 전동기를 이용한 시스템을 구성하기 위해서 속도 오차와 속도 오차의 미분항을 입력 변수로 하고 PI 룩업-테이블(look up table)을 이용한 퍼지(fuzzy) 기반 자기동조(self-tuning) PI 속도 제어기를 제안 하였다. 부하가 변동되는 제어 환경이나 시스템에 비선형성 외란이 가해지는 경우, 고정된 최초의 이득 설정 또는 NC 공작기에서 사용되는 속도에 따른 가변이득 조절 방식만으로는 원하는 제어특성을 기대하기가 어렵다. 본 연구의 타당성을 검증하기 위해서 기존의 고정이득 방식 및 속도 변동량에 따른 가변이득 방식을 제안한 방식과 시뮬레이션 및 4상한 운전 실험을 통해 비교함으로써 제안된 방식이 기존의 방식들보다 안정되고 빠른 속도 응답특성을 가짐을 확인하였다.

• 한국통신학회논문지
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• 제16권1호
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• pp.46-56
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• 1991

본 논문에서는 16위도 X 8비트 Content Addressable and Reentrant Memory(CARM)를 설계하였다. CARM은 읽기, 저장, 매칭, 리엔트린트(Reentrant)의 4가지 동작 모드를 수행한다. CARM의 읽기와 저장 동작은 기존의 스태틱 RAM과 같다.CARM은 집 장에서 레영역 회수(Garbate collection)를 조건적으로 수행할 수 있는 리엔트런트 동작을 가지고 있다. 이러한 기능은 다이내믹 데이타 플로우 컴퓨터의 고속 매칭 유닛에 사용될 수 있다. CARM은 또한 매칭어드레스를 그들의 우선권에 따라 순차적으로 인코딩을 할 수 있는 기능을 가지고 있다. 이러한 CARM은 전체적으로 메모리 셀, 순차적 어드레스 인코더(Sequential Address Encoer, S.A.E), 리엔트런트 동작, 읽기/저장 제어, 데이타/마스크 레지스터, 감지 증폭기, 인코더, 디코더 등의 8개의 블럭으로 구성된다.CARM은 데이타 플로우 컴퓨터, 패턴 인식,테이블 룩업(Table look-up), 영상처리 등에 응용될 수 있을 것이다. 설계된 회로에 대해 각 동작별로 Apollo 워크스테이션의 QUICKSIM을 이용하여 논리 시물레이션을 하였고, 각 블럭별 회로의 SPICE 시뮬레이션을 하였다. 시뮬레이션결과 액세스 타임은 26ns였고, 매치 동작을 수행하는 데에는 4lns의 자연시간이 소요됐다. 결체 레이아웃은 3{\;}\mu\textrm{m} n well CMOS 공정에 따른 설계 규칙을 이용하여 수행하였다.

• 한국전자파학회논문지
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• 제15권12호
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• pp.1161-1167
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• 2004

기존의 PLL(phase locked loop)은 폐루프 구조이므로 주파수 스위칭 속도가 낮은 단점을 갖는다. 이를 개선하기 위해서 개루프 구조를 혼합한 Digital Hybrid PLL 구조를 연구하였다. 또한 이 구조는 빠른 주파수 스위칭 속도로 동작할 수 있지만, VCO의 전압대 주파수 전달특성을 ROM 형태로 구현하는 DLT(digital look-up table)이 사용되어야 하므로 회로소자가 많아지고 소비전력이 증가된다. 그러므로, 본 논문에서는 복잡한 DLT의 구조를 간단한 Digital logic 회로로 대체시킨 새로운 구조를 제안하였다. 또한 주파수 합성때마다 타이밍 동기화를 이루는 회로를 설계하여 합성기의 항상성을 확보하였으며 DLT를 사용하는 방식과 비교하여 회로소자를 약 $28\%$정도 줄일 수 있다. 고속 스위칭 동작 특성과 주파수 합성을 시뮬레이션과 실제 회로 구현으로 확인하였다.