• JSTS:Journal of Semiconductor Technology and Science
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• 제14권1호
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• pp.8-22
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• 2014

In the past few decades, CMOS logic technologies and devices have been successfully developed with the steady miniaturization of the feature size. At the sub-30-nm CMOS technology nodes, one of the main hurdles for continuously and successfully scaling down CMOS devices is the parametric failure caused by random variations such as line edge roughness (LER), random dopant fluctuation (RDF), and work-function variation (WFV). The characteristics of each random variation source and its effect on advanced device structures such as multigate and ultra-thin-body devices (vs. conventional planar bulk MOSFET) are discussed in detail. Further, suggested are suppression methods for the LER-, RDF-, and WFV-induced threshold voltage (VTH) variations in advanced CMOS logic technologies including the double-patterning and double-etching (2P2E) technique and in advanced device structures including the fully depleted silicon-on-insulator (FD-SOI) MOSFET and FinFET/tri-gate MOSFET at the sub-30-nm nodes. The segmented-channel MOSFET (SegFET) and junctionless transistor (JLT) that can suppress the random variations and the SegFET-/JLT-based static random access memory (SRAM) cell that enhance the read and write margins at a time, though generally with a trade-off between the read and the write margins, are introduced.

• 물과 미래
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• 제27권3호
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• pp.115-121
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• 1994

하구수리계에 있어서 점착성류사의 운동은 응결과 응집(aggregation) 현상에 의해 크게 좌우되며, 이들 현상에 의하여 의결된 입자들의 크기, 모양, 강도는 그 퇴적율과 그리고 부유류사와 오염물질의 변동과정에 영향을 미친다. 본 연구에서는 Brownian 운동에 의해 지배되는 이동성 부유영역과 중력에 의해 지배되는 정체성 부유영역으로 분리하여 점착성입자들의 응집과 응결과정을 모의하였다. 이동성 부유영역에 있어서는 Smoluchowski 모형중 입자들의 무작위 회전을 이용한 최대연쇄 모형으로 응집물질의 사영들을 도출하였으며, 그 회전반경에 의해 사영들의 쪽거리 차원을 구하였다. 저에성 부유영역에서의 응집물질(Brownian 영역을 벗어나 침강하는 응집물질)는 비구형 입자들의 침강으로 간주되어진다. 최종 침강속도 차이로 이들 응집물들은 재차 충돌, 결합하여 보다 큰 응집 입자들을 형성하며, 이들 최종 응집입자들의 사영이 모의되어진다. 최대 Feret's 직경과 Minkowski's sausage logic 개념들을 이용하여 모의되어진 사영들의 둘레 길이에 대하여 쪽거리 차원들을 구하였다.

• 한국초등과학교육학회지:초등과학교육
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• 제28권2호
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• pp.154-160
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• 2009

Correlational reasoning is used to analyze results from an experiment and create meaningful relationships among variables. Although there were many recognition development studies, not a single study found the optimal period for the development of logical thinking. Therefore, the purpose of this study is to find the optimal period for students whose logic for variable controlling and correlational reasoning are poor. This study made a logic program treatment subject for students between the 4th and 8th grade whose recognition in reasoning has not been developed in general in order to find the optimal period for their development. The variable-controlling reasoning was performed the program of voice survey and sugared-water melting in subsection survey and sugared-water melting in subsection. And, the correlation reasoning was performed the program of rat's size and tail color, treatment, and effect. As a result of research, students, who were not formed variable controlling and correlational reasoning, could be known to be enhanced through learning, but to fail to be formed the qualitative change like the cognitive development. In other words, the optimal period couldn't be found that is grown the formation of students, who are not formed the variable controlling and correlational reasoning, through learning. It is expected that this research can contribute to the improvement of students' cognitive level and there would be more active researches in different fields to improve the cognitive level.

• 한국정보통신학회논문지
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• 제14권8호
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• pp.1877-1886
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• 2010

본 논문에서는 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM 리페어용 리던던시 제어 회로를 설계하였다. 공급전원이 낮아지더라도 외부 프로그램 전원을 사용하여 높은 프로그램 파워를 eFuse (electrical fuse)에 공급하면서 셀의 읽기 전류를 줄일 수 있는 듀얼 포트 eFuse 셀을 제안하였다. 그리고 제안된 듀얼 포트 eFuse 셀은 파워-온 읽기 기능으로 eFuse의 프로그램 정보가 D-래치에 자동적으로 저장되도록 설계하였다. 또한 메모리 리페어 주소와 메모리 액세스 주소를 비교하는 주소 비교 회로는 dynamic pseudo NMOS 로직으로 구현하여 기존의 CMOS 로직을 이용한 경우 보다 레이아웃 면적을 19% 정도 줄였다. 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM 리페어용 리던던시 제어 회로는 동부하이텍 $0.11{\mu}m$ Mixed Signal 공정을 이용하여 설계되었으며, 레이아웃 면적은 $249.02{\times}225.04{\mu}m^{2}$이다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제6권1호
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• pp.103-112
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• 2000

지능망과 이동 통신 시장의 활성화로 차세대 지능망 서비스를 구현함에 있어 이동 서비스 가입자 및 이동 서비스 이용자 등의 서비스 수요가 더욱 증가될 것이 고려되어야 한다. 따라서, 본 논문에서는 가장 많이 사용되는 지능망 서비스중의 하나인 착신 과금 서비스에 대량호를 처리할 수 있는 호 대기 기능을 추가하여 호 성공률을 높이고, 서비스 가입자의 범위를 기존의 유선망 가입자뿐만 아니라 이동 단말을 소유한 무선망 가입자까지 확장하여 가입자의 이동성을 고려한 Global Service Logic을 설계한다. 또한 서비스에 가입된 각 가입자 단말기들의 위치 정보를 관리하여, 그들의 이동에 따른 동적 그룹핑을 수행하는 Queue Manager의 구조 및 동작 메커니즘을 설계하며, 호 시도율과 drop rate에 따라 필요한 큐의 적정 크기와 이에 대한 큐에서의 대기 시간을 제시한다.

• 한국정보통신학회논문지
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• 제23권6호
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• pp.711-718
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• 2019

이진결정도는 고장수목 해석에서 기존의 Boolean Logic 해석법의 잘 알려진 대체 방법이다. 고장수목의 규모가 커짐에 따라 계산에 필요한 컴퓨터 연산시간과 자원이 급격하게 증가한다. 이진결정도로부터 단절집합 및 최소단절 집합을 효과적으로 계산하기 위해 새로운 고장경로 탐색법과 고장경로 재구성 방법이 제안되었다. 고장경로 그룹화와 Bottom-Up 탐색법은 고장경로의 탐색에 효율적임을 증명하였고, 최소단절집합 계산을 위한 단절집합의 비교계산 횟수를 줄이기 위해 경로 재구성 방법을 사용할 수 있음을 증명하였다. 새로 제안된 방법을 적용하고, 기존의 근사확률 공식인 MCUB 확률공식과 동일한 새로운 ASDMP 확률공식을 사용하여 정상사상 확률을 계산 할 수 있다.

• 한국시뮬레이션학회논문지
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• 제18권3호
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• pp.1-11
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• 2009

본 논문에서는 자동차 패널 자동창고 시스템의 PLC 시뮬레이션 적용 연구 사항에 관해 소개한다. 자동차 차종의 증가에 따라 차종 별 패널 공급의 복잡도가 향상되었다. 이를 해결하기 위해 AS/RS 시스템을 사용하지만, 내부 시스템 로직의 복잡성으로 인해 사전에 검증하는 것이 매우 어렵다. 특히 AS/RS시스템 제어의 중추적 역할을 하는 PLC는 하위 레벨의 언어로 기술되기 때문에, 사용자가 정확히 이해하고 검증을 수행하기 힘든 것이 현실이다. 본 논문에서는 이 같은 논리적 복잡성과 언어적 한계를 극복하고자 PLC 와 3D 모델을 연동하는 시뮬레이션 환경을 제안하였다. 특히 차체 조립라인의 설비 및 패널 데이터를 실측치를 기반으로 하였고, 실제 PLC 신호를 이용하여 환경을 구축함으로써 시스템 구축 이전에 시운전 환경을 완벽히 구현하였다. 사용자는 제안된 시뮬레이션 환경에서 AS/RS 로직을 시운전 할 수 있게 되었고, 이를 통해 경제적, 시간적 이득을 얻게 되는 장점을 갖는다.

• 대한전자공학회논문지SD
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• 제37권3호
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• pp.55-61
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• 2000

본 논문에서는 MPEG-2 비디오 인코더의 프레임 인터페이스 모듈에 대한 효율적인 하드웨어 구조를 제안한다. 인코더 모듈과 SDRAM 사이의 메모리 버퍼 크기를 줄이기 위해, 한 매크로 블록에 필요한 메모리액세스 시간을 dual-bank 동작과 버스트 길이 변화를 사용하여 필요 클럭 수를 최소화 한다. 이 최소화된 메모리 액세스 방법으로 인해 남는 클럭 사이클을 랜덤 액세스 횟수로 할당함으로써, 내부버퍼 크기, 데이터버스의 폭과 제어논리회로의 크기를 줄일 수 있었다. 제안된 프레임 메모리 모듈은 54㎒의 주파수에서 동작하며 설계된 라이브러리는 VTI/sup тм/ 0.5㎛ CMOS TLM 표준셀공정을 사용하였다. 제안된 구조를 C-code하드웨어 모델에 의해 생성된 테스트 벡터와 합성된 회로의 모의실험 결과를 비교함으로써 검증하였다. 제안된 구조의 버퍼 면적은 기존 구조의 버퍼 면적의 40%로 줄일수 있었다.

• Journal of the Korean Data and Information Science Society
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• 제28권6호
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• pp.1521-1538
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• 2017

통일 한국의 적정 병력규모에 관한 연구는 이전부터 있어 왔다. 그러나 대부분의 연구들은 주관적인 데이터를 사용하여 정성적인 평가 방법을 시용해 왔었다. 또한 통계학적인 방법론을 도입한 두 가지 연구에서는 변수의 선택의 오류와 주관적인 데이터의 사용으로 인하여 적절한 결과를 도출하지 못하고 있다. 따라서 본 연구에서는 세계 주요 군사강국 30여개 국가를 대상으로 국방 관련 국가별 고유의 데이터가 아닌 비율화된 데이터를 사용하였다. 이들 객관화된 데이터에 경제학의 수요와 공급의 논리를 적용하였다. 공급방정식들은 병력 비율과 국방비 비율의 회귀직선식으로 산출하였다. 수요방정식들은 공급방정식과 동일한 좌표계를 사용하는 반비례곡선식으로 산출하였다. 이와 같은 방법으로 향후 약 20 - 30 년 후의 통일 한국에 대한 징병제와 모병제의 각각의 경우에 대하여 적정 병력 규모와 국방비 비율을 추정하였다.

• 마이크로전자및패키징학회지
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• 제21권2호
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• pp.43-51
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• 2014

3차원 적층 패키지(3D integrated package) 에서 초소형 패키지 내에 적층되어 있는 칩들의 발열로 인한 열 신뢰성 문제는 3차원 적층 패키지의 핵심 이슈가 되고 있다. 본 연구에서는 TSV(through-silicon-via) 기술을 이용한 3차원 적층 패키지의 열 특성을 분석하기 위하여 수치해석을 이용한 방열 해석을 수행하였다. 특히 모바일 기기에 적용하기 위한 3D TSV 패키지의 열 특성에 대해서 연구하였다. 본 연구에서 사용된 3차원 패키지는 최대 8 개의 메모리 칩과 한 개의 로직 칩으로 적층되어 있으며, 구리 TSV 비아가 내장된 인터포저(interposer)를 사용하여 기판과 연결되어 있다. 실리콘 및 유리 소재의 인터포저의 열 특성을 각각 비교 분석하였다. 또한 본 연구에서는 TSV 인터포저를 사용한 3D 패키지에 대해서 메모리 칩과 로직 칩을 사용하여 적층한 경우에 대해서 방열 특성을 수치 해석적으로 연구하였다. 적층된 칩의 개수, 인터포저의 크기 및 TSV의 크기가 방열에 미치는 영향에 대해서도 분석하였다. 이러한 결과를 바탕으로 메모리 칩과 로직 칩의 위치 및 배열 형태에 따른 방열의 효과를 분석하였으며, 열을 최소화하기 위한 메모리 칩과 로직 칩의 최적의 적층 방법을 제시하였다. 궁극적으로 3D TSV 패키지 기술을 모바일 기기에 적용하였을 때의 열 특성 및 이슈를 분석하였다. 본 연구 결과는 방열을 고려한 3D TSV 패키지의 최적 설계에 활용될 것으로 판단되며, 이를 통하여 패키지의 방열 설계 가이드라인을 제시하고자 하였다.