• 한국음향학회:학술대회논문집
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• 한국음향학회 1995년도 제12회 음성통신 및 신호처리 워크샵 논문집 (SCAS 12권 1호)
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• pp.137-140
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• 1995

In the paper, CDMA's vocoder algorithm, QCELP, was analyzed. And, 16-bit programmable DSP core for QCELP was designed. When it is used two MACs in DSP, we can implement low-power DSP and estimate decrease of parameter computation speed. Also, we implemented in FIFO memory using register file to increase the access time of the data. This DSP was designed using logic synthesis tool, COMPASS, by top-down design methodology. Therefore, it is possible to cope with rapid change at mobile communication market.

• 대한전자공학회논문지TE
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• 제39권4호
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• pp.329-334
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• 2002

본 논문은 검사 용이화를 위하여 VHDL을 이용하여 설계를 할 때, 상위 수준 합성 방법에서 자체검사가 가능한 데이터 경로 구조를 자동으로 합성할 수 있는 알고리즘을 제안하였다. 그리고 MUX와 레지스터는 본 논문에서 제안된 디자인 시스템의 데이터 패스에 할당되어진다. VHDL에 의하여 기술된 하드웨어 명세를 검사 가능한 라이브러리로 매핑을 할 수 있는 검사 가능한 회로가 된다. 결과적으로 충돌그래프에서 레지스터를 최소로 하는 할당 알고리즘에 의하여 H/W로 매핑되는데 BILBO(built-in logic block Observation)레지스터를 재구성하여 TP(test pattern generator)와 MISR(multi input signature response)로서 데이터 경로 구조가 자체검사가 가능하게 되는 것이다.

• International Journal of Fuzzy Logic and Intelligent Systems
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• 제2권3호
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• pp.167-173
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• 2002

In this paper, we propose an interactive genetic algorithm (IGA) to implement an automated 2D avatar synthesis. The IGA technique is capable of expressing user's personality in the avatar synthesis by using the user's response as a candidate for the fitness value. Our suggested IGA method is applied to creating avatars automatically. Unlike the previous works, we introduce the concepts of 'hidden population', as well as 'primitive avatar' and 'simplified genotype', which are used to overcome the shortcomings of IGA such as human fatigue or reliability, and reasonable rates of convergence with a less number of iterations. The procedure of designing avatar models consists of two steps. The first step is to detect the facial feature points and the second step is to create the subjectively optimal avatars with diversity by embedding user's preference, intuition, emotion, psychological aspects, or a more general term, KANSEI. Finally, the combined processes result in human-friendly avatars in terms of both genetic optimality and interactive GUI with reliability.

• 대한전기학회논문지:시스템및제어부문D
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• 제49권2호
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• pp.81-87
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• 2000

This paper presents a new approach to the synthesis of two-dimensional arrays such as Atmel 6000 series FPGAs using internal don't cares. Basically complex terms which fits to the linear array of cells without further routing wires are generated and they are collected by OR/XOR operations. In previous methods, complex terms are collected only by XOR operations, which may not be effective for nearly unate functions. In this paper, we allow complex terms to be collected by OR operations in addition to XOR operations. First, complex terms that lies in the ON-set of the function are generated and collected by OR operations. The sub-function realized by the first stage becomes an internal don't cares and they are exploited in the second stage which generates complex terms collectable by XOR operation. Experimental results shows the efficacy of the proposed method compared to the previous methods.

• 한국수학사학회지
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• 제18권4호
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• pp.29-38
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• 2005

이 논문에서는 고대 그리스 시대부터 비롯되었던 논리 전개 방식 토는 발견술에서 출발하여 19세기 사영기하학의 방법론에 이르기까지 종합법과 해석법의 대립을 다룬다. 애초에 발견술로서 차이를 드러냈던 두 방법은 출발 자체가 주로 기하학영역에서 비롯되었듯이 18세기에 이르러 기하학의 양대 분야, 즉 해석기하학과 종합기하학으로까지 나뉘게 되는 토대를 제공한다. 19세기에 이르러서는 사영기하학 내부에서 수학의 본성에 대하여 다른 관점을 가지는 데서 야기된 대립 양상까지 보이게 된다 그렇지만 결국 양자의 변증법적 지양을 도모했던 고대에서와 마찬가지로 더 이상 대립의 근거가 없어지기에 이르는 과정을 밝힌다.

• 한국전자파학회논문지
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• 제15권12호
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• pp.1161-1167
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• 2004

기존의 PLL(phase locked loop)은 폐루프 구조이므로 주파수 스위칭 속도가 낮은 단점을 갖는다. 이를 개선하기 위해서 개루프 구조를 혼합한 Digital Hybrid PLL 구조를 연구하였다. 또한 이 구조는 빠른 주파수 스위칭 속도로 동작할 수 있지만, VCO의 전압대 주파수 전달특성을 ROM 형태로 구현하는 DLT(digital look-up table)이 사용되어야 하므로 회로소자가 많아지고 소비전력이 증가된다. 그러므로, 본 논문에서는 복잡한 DLT의 구조를 간단한 Digital logic 회로로 대체시킨 새로운 구조를 제안하였다. 또한 주파수 합성때마다 타이밍 동기화를 이루는 회로를 설계하여 합성기의 항상성을 확보하였으며 DLT를 사용하는 방식과 비교하여 회로소자를 약 $28\%$정도 줄일 수 있다. 고속 스위칭 동작 특성과 주파수 합성을 시뮬레이션과 실제 회로 구현으로 확인하였다.

• 한국항행학회논문지
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• 제14권5호
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• pp.710-717
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• 2010

Quaternary 논리에서 생성 가능한 1-qudit(1-variable quantum digit) 함수는 총 256개가 존재하지만 이들 중에서 가장 유용한 것은 "0,1,2,3"의 치환에 의해 $Ax^C$+D(GF4)형의 QGFSOP 표현이 가능한 24개이다. 본 논문에서는 24개 1-qudit 함수들의 $Ax^C$+D(GF4) 연산에서 피연산자인 피승수 A와 피기수 D를 다단 종속된 치환리터럴의 제어인자로 사용하는 치환리터럴(Permutational Literals, PL) 표현과 QPL(Quaternary PL) gate를 제안하였다. 그리고 상호치환 'ab', 가산 '+D', 그리고 승산 'xA'과 같은 세 개의 PL 연산자를 사용하여 QGFSOP 표현된 24개 (1-qudit) 함수를 합성하기 위한 PL 합성법을 제안하였다. 끝으로 PL 합성법을 실현하기 위한 $Ax^C$+D(GF4) 구조와 연산회로 및 CMOS 실현 방법을 제시하였다.

• 전자공학회논문지T
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• 제36T권4호
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• pp.71-81
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• 1999

시간제약 조건하에서 순차회로를 위한 새로운 CPLD(Complexity Programmable Logic Device) 기술 매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 순차회로의 궤환을 검출한 후 궤환이 있는 변수를 임시 입력 변수로 분리한 후 조합논리 부분을 DAG(Directed Acyclic Graph)로 표현한다. DAG의 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드를 분할하지 않고 노드만을 복제(replication)하여 팬 아웃 프리 트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 최소의 면적을 가질 수 있으며 처리 시간을 고려하기 위한 것이다. 기존의 CPLD 기술 매핑 알고리즘인 TEMPLA의 경우 팬 아웃 프리 트리를 구성할 때 출력 에지의 수가 2이상인 노드를 서브 그래프로 분할함으로서 매핑 결과 시간 제약 조건을 초과할 수 있다. 또한, TMCPLD(Technology Mapping for CPLD)의 경우는 출력 에지의 수가 2 이상인 노드를 포함한 트리를 복제하여 전체의 노드수가 증가되어 전체 수행시간이 길어지는 단점을 가지고 있다. 이러한 단점을 보완하기 위해 노드만을 복제한 팬 아웃 프리 트리의 구성방법을 제안한다. 시간제약 조건과 조사의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 OR 텀수를 비용으로 하는 초기비용과 노드 병합 후 생성될 OR 텀수인 전체비용을 계산하여 CPLD를 구성하고 있는 CLB(Configurable Logic Block)의 OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들을 병합하고, 주어진 소자의 CLB안에 있는 OR텀 개수에 맞게 Bin packing를 수행하였다. 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TEMPLA에 비해 CLB의 수가 15.58% 감소되었다.

• 한국산학기술학회논문지
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• 제10권5호
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• pp.967-971
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• 2009

히스토그램 평활화 알고리즘은 영상의 화질개선을 위해서 사용되는 가장 필수적인 알고리즘이다. 이 알고리즘의 원형을 하드웨어로 구현하려면 제산기나 승산시가 반드시 필요하게 되는데, 영상의 해상도가 증가하거나 다양한 해상도에 적용할 경우에는 제산기나 승산기 구현에 수반되는 하드웨어 구현 비용이 대폭 증가한다는 문제점을 가지고 있다. 본 논문에서는 가산기와 감산기만으로 구현 가능한 히스토그램 평활화 알고리즘과 이에 대한 하드웨어 구조를 제안한다. 합성결과 제안한 하드웨어 구조는 일반적인 구현 방식 대비 UXGA 해상도에서 논리회로의 규모가 84.2% 감축된다.

• 한국통신학회논문지
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• 제24권9A호
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• pp.1442-1450
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• 1999

본 논문에서는 MPEG-2 비디오 부호화기에서의 프레임 메모리 하드웨어 구현을 위한 DRAM의 효율적인 메모리 맵과 이에 따른 하드웨어 구조를 제안한다. 논문에서 제시된 메모리 맵은 DRAM 사용 시간과 대역폭을 줄임으로써 시스템의 성능을 개선할 수 있도록 설정되었고, 개발된 하드웨어는 MPEG-2 비디오 부호화기에 구성된 타모듈과 인터페이스를 위해 하드웨어는 VHDL을 이용하여 구현하였으며, $0.5\mu\textrm{m}$, VTI, ASIC 라이브러리인 camn5a3을 이용하여 합성하였다. 개발된 하드웨어에 대한 RT (register transfer) 수준 및 게이트 수준의 검증을 위해 VHDL 시뮬레이터와 로직 합성 툴을 사용하였고, 추후 성능 개선과 기능 검증을 위해서 하드웨어 에뮬레이터를 개발하였다. 구현된 하드웨어 MPEG-2의 MP@ML에서 요구하는 전송률로 데이터를 채널에 전송할 수 있도록 하였다.