Abstract
In this paper, we present an efficient hardware architecture for the frame memory of the MPEG-2 video encoder. Both the total size of internal buffers and the number of logic gates are reduced by the proposed memory map which can provide an effective interface between MPEG-2 video encoder and the external DRAM. Furthermore, the proposed scheme can reduce the DRAM access time. To realize the frame memory hardware,$0.5\mu\textrm{m}$, VTI, vemn5a3 standard cell library is used. VHDL simulator and logic synthesis tool are used for hardware design and RTL (register transfer level) function verification. The frame memory hardware emulator of the proposed architecture is designed for gate-level function verification. It is expected that the proposed frame memory hardware using VHDL can achieve suitable performance for MPEG-2 MP@ML.
본 논문에서는 MPEG-2 비디오 부호화기에서의 프레임 메모리 하드웨어 구현을 위한 DRAM의 효율적인 메모리 맵과 이에 따른 하드웨어 구조를 제안한다. 논문에서 제시된 메모리 맵은 DRAM 사용 시간과 대역폭을 줄임으로써 시스템의 성능을 개선할 수 있도록 설정되었고, 개발된 하드웨어는 MPEG-2 비디오 부호화기에 구성된 타모듈과 인터페이스를 위해 하드웨어는 VHDL을 이용하여 구현하였으며, $0.5\mu\textrm{m}$, VTI, ASIC 라이브러리인 camn5a3을 이용하여 합성하였다. 개발된 하드웨어에 대한 RT (register transfer) 수준 및 게이트 수준의 검증을 위해 VHDL 시뮬레이터와 로직 합성 툴을 사용하였고, 추후 성능 개선과 기능 검증을 위해서 하드웨어 에뮬레이터를 개발하였다. 구현된 하드웨어 MPEG-2의 MP@ML에서 요구하는 전송률로 데이터를 채널에 전송할 수 있도록 하였다.
