• 한국인터넷방송통신학회논문지
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• 제21권2호
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• pp.27-32
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• 2021

본 논문은 차세대 사물인터넷 디바이스를 위한 에너지 효율적인 캐시 및 메모리 관리 기법을 제안한다. 제안하는 기법은 전력 소모가 적은 상변화 메모리를 사물인터넷 디바이스의 메인 메모리로 채택하고 캐시 메모리의 관리 시 쓰기 연산에 취약한 상변화 메모리의 쓰기량을 최소화하는 방향으로 설계한다. 구체적으로 살펴보면 최종단 캐시 메모리에서 캐시 블록이 삭제되어 메인 메모리로 반영될 때, 캐시 블록을 구성하는 캐시 라인별 수정 여부를 추적하여 상변화 메모리에 쓰기 발생량을 적게 발생시키는 캐시 블록을 우선적으로 교체한다. 또한, 최종단 캐시 메모리에서 캐시 블록의 참조 비트와 캐시 라인의 수정 비트를 함께 고려함으로써 메모리 시스템의 성능은 훼손하지 않으면서 에너지 소모를 줄이는 방식을 사용한다. 스펙 벤치마크를 이용한 시뮬레이션 실험을 통해 제안한 기법이 상변화 메모리에 발생하는 쓰기량을 평균 34.6% 줄이고 전력 소모를 28.9% 줄이면서 메모리의 성능 저하는 발생시키지 않음을 보인다.

• 한국컴퓨터정보학회논문지
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• 제18권11호
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• pp.1-12
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• 2013

멀티코어 프로세서에서 라스트 레벨 캐쉬는 코어와 메모리의 속도 차이를 줄여주는 역할을 하는 중요한 하드웨어 자원이다. 때문에 라스트 레벨 캐쉬의 효율적인 관리는 프로세서의 성능에 큰 영향을 미친다. 라스트 레벨 캐쉬를 구성하는 공유/비공유 캐쉬는 코어들이 공유하는 데이터와 각 코어의 독립된 데이터를 각각 적재한다. 최근 많은 연구를 통해 라스트 레벨 캐쉬 관리기법이 연구되었지만 주로 공유 캐쉬에 대한 연구만 이뤄지고 있으며 라스트 레벨 캐쉬의 비공유 캐쉬에 대한 연구는 아직 미약하다. 라스트 레벨 캐쉬의 비공유 캐쉬는 각 코어에 동일한 영역이 할당되기 때문에 코어별 작업량이 다를 경우 캐쉬 관리가 효과적이지 않다. 본 논문에서는 라스트 레벨 캐쉬 중 비공유 캐쉬의 효율적인 관리를 위해 코어 인지 캐쉬 교체 기법을 제안한다. 제안된 코어 인지 캐쉬 교체 기법은 비공유 캐쉬를 동적으로 재구성함으로써, 라스트 레벨 캐쉬의 적중률을 향상시킨다. 또한, 우리는 캐쉬 교체 기법의 성능 향상을 위해 2비트 포화 카운터를 적용하였다. 실험 결과 기존의 교체 기법과 비교하여 9.23%의 적중률 향상과 12.85%의 라스트 레벨 캐쉬 접근 시간 감소의 효과가 있었다.

• 한국컴퓨터정보학회논문지
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• 제22권3호
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• pp.9-16
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• 2017

In recent computing systems, LRU replacement policy has been widely used because it can be simply implemented and applicable to most programs. However, if the working set size of the program is bigger than the actual cache size, LRU replacement policy may occur thrashing problem. Thrashing problem means that cache blocks are consistently replaced without re-referencing in the cache. This paper proposes a new cache management scheme to solve the thrashing problem in the second-level cache. The proposed scheme measures per set reuse frequency using EAF structure to find thrashing sets. When the cache miss occurs, it tests whether the address of the missed block is stored or not. If the address of the missed block is stored, it means that the recently evicted block is re-requested, so the reuse frequency is predicted high. In this case, the corresponding counter of the set is increased. When the counter value is bigger than the threshold value, we assume that the corresponding set shows high reuse frequency. The proposed scheme assigns the set with high reuse frequency to the additional small size cache to keep the blocks in the cache for a long time. Our experimental results show that the proposed scheme improves the IPC by 3.81% on average.

• 대한임베디드공학회논문지
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• 제9권4호
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• pp.205-210
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• 2014

Cache based live migration method utilizes a cache, which is accessible to both side (remote and local), to reduce the virtual machine migration time, by transferring only irredundant data. However, address space layout randomization (ASLR) is proved to reduce the memory duplicate ratio between targeted migration memory and the migration cache. In this pager, we analyzed the behavior of ASLR to find out how it changes the physical memory contents of virtual machines. We found that among six virtual memory regions, only the modification to stack influences the page-level memory duplicate ratio. Experiments showed that: (1) the ASLR does not shift the heap region in sub-page level; (2) the stack reduces the duplicate page size among VMs which performed input replay around 40MB, when ASLR was enabled; (3) the size of memory pages, which can be reconstructed from the fresh booted up state, also reduces by about 60MB by ASLR. With those observations, when applying cache-based migration method, we can omit the stack region. While for other five regions, even a coarse page-level redundancy data detecting method can figure out most of the duplicate memory contents.

• 인터넷정보학회논문지
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• 제4권6호
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• pp.75-86
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• 2003

주기억장치 상주형 색인구조에서는 2차 캐쉬 실패가 성능에 매우 큰 영향을 미친다. 기존에 제안된 주기억장치 상주형 색인구조들은 2차 캐쉬 실패를 고려하긴 했지만 여전히 트리의 각 레벨을 접근할 때는 2차 캐쉬 실패가 발생한다. 본 논문에서는 이러한 문제점을 인식하고 트리 순회 시 각 레벨을 방문할 때도 캐쉬 실패가 발생하지 않는 주기억장치 색인구조를 제안한다. 제안하는 색인구조인 IpCSB+-트리는 다음 레벨에서 방문할 가능성이 있는 노드들을 프리페치하여 다음 레벨을 방문할 때도 캐쉬 실패가 발생하지 않도록 한다. 또한, 기본적인 구조는 노드그룹 개념을 이용하여 노드의 팬-아웃을 증가시키는 CSB+-트리에 기반하지만 CSB+-트리의 단점인 분한 비용의 증가문제를 해결하기 위한 방법을 제안한다. 성능평가를 통해 기존의 색인구조와 비교하여 제안하는 색인구조의 우수성을 보인다.

• 한국정보과학회논문지:데이타베이스
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• 제31권6호
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• pp.675-683
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• 2004

주기억장치 상주형 색인구조에서는 2차 캐쉬 실패가 성능에 매우 큰 영향을 미친다. 기존에 제안된 주기억장치 상주형 색인구조들은 2차 캐쉬 실패를 고려하긴 했지만 여전히 트리의 각 레벨을 접근할 때는 2차 캐쉬 실패가 발생한다. 본 논문에서는 이러한 문제점을 인식하고 트리 순회 시 각 레벨을 방문할 때도 캐쉬 실패가 발생하지 알는 주기억장치 색인구조를 제안한다. 제안하는 색인구조인 lpCSB+-트리는 다음 레벨에서 방문할 가능성이 있는 노드들을 프리페치하여 다음 레벨을 방문할 때도 캐쉬 실패가 발생하지 않도록 한다. 또한, 기본적인 구조는 노드그룹 개념을 이용하여 노드의 팬-아웃을 증가시키는 CSB+-트리에 기반하지만 CSB+-트리의 단점인 분팔 비용의 증가문제를 해결하기 위한 방법을 제안한다. 성능평가를 통해 기존의 색인구조와 비교하여 제안하는 색인구조의 우수성을 보인다.

• Journal of Computing Science and Engineering
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• 제5권2호
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• pp.131-140
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• 2011

Different cores typically share the last-level cache in a multi-core processor. Threads running on different cores may interfere with each other. Therefore, the multi-core worst-case execution time (WCET) analyzer must be able to safely and accurately estimate the worst-case inter-thread cache interference. This is not supported by current WCET analysis techniques that manly focus on single thread analysis. This paper presents a novel approach to analyze the worst-case cache interference and bounding the WCET for threads running on multi-core processors with shared L2 instruction caches. We propose to use an interference matrix to model inter-thread interference, on which basis we can calculate the worst-case inter-thread cache interference. Our experiments indicate that the proposed approach can give a worst-case bound less than 1%, as in benchmark fib-call, and an average 16.4% overestimate for threads running on a dual-core processor with shared-L2 cache. Our approach dramatically improves the accuracy of WCET overestimatation by on average 20.0% compared to work.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권4호
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• pp.514-523
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• 2017

In this paper, we propose Adaptive Writeback-aware Cache management (AWC) to prolong the lifetime of non-volatile main memory systems by reducing the number of writebacks. The last-level cache in AWC is partitioned into Least Recently Used (LRU) segment and LRU using Dirty block Precedence (DP-LRU) segment. The DP-LRU segment evicts clean blocks first for giving reuse opportunity to dirty blocks. AWC can also determine the efficient size of DP-LRU segment for reducing the number of writebacks according to memory access patterns of programs. In the performance evaluation, we showed that AWC reduced the number of writebacks up to 29% and 46%, and saved the energy of a main memory system up to 23% and 49% in a single-core and multi-core, respectively. AWC also reduced the runtime by 1.5% and 3.2% on average compared to previous cache managements for non-volatile main memory systems, in a single-core and a multi-core, respectively.

• ETRI Journal
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• 제36권5호
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• pp.876-879
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• 2014

In current NAND flash design, one of the most challenging issues is reducing peak current consumption (peak ICC), as it leads to peak power drop, which can cause malfunctions in NAND flash memory. This paper presents an efficient approach for reducing the peak ICC of the cache program in NAND flash memory - namely, a program Cache Busy Time (tPCBSY) control method. The proposed tPCBSY control method is based on the interesting observation that the array program current (ICC2) is mainly decided by the bit-line bias condition. In the proposed approach, when peak ICC2 becomes larger than a threshold value, which is determined by a cache loop number, cache data cannot be loaded to the cache buffer (CB). On the other hand, when peak ICC2 is smaller than the threshold level, cache data can be loaded to the CB. As a result, the peak ICC of the cache program is reduced by 32% at the least significant bit page and by 15% at the most significant bit page. In addition, the program throughput reaches 20 MB/s in multiplane cache program operation, without restrictions caused by a drop in peak power due to cache program operations in a solid-state drive.

• 한국컴퓨터산업학회논문지
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• 제5권1호
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• pp.57-64
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• 2004

처리기와 디스크의 속도 차가 커지고 있어 I/O subsystem이 컴퓨터 시스템의 성능향상에 병목 현상을 일으키게 된다. 이러한 처리기와 디스크와의 속도 차를 극복하기 위한 한 방법으로 캐쉬가 사용되고 있다. 캐쉬를 사용하면 디스크 블록에 대한 접근 횟수를 줄일 수 있어 전체 시스템의 성능을 향상시킬 수 있다. 본 논문에서는 버퍼 캐쉬와 디스크 캐쉬를 가지는 시스템에서 서로 독립적으로 캐쉬가 관리되어 다수의 디스크 블록이 중복되게 유지되는 문제를 해결하기 위하여 디스크 블록의 중복을 최소화함으로 시스템의 성능을 개선하는 캐쉬 관리 기법을 제안하였다 시뮬레이션을 통하여 제안된 기법을 적용하였을 경우 디스크 블록에 대한 평균 접근 지연시간이 감소됨을 확인하였다.